eng
Содержание
Содержание
Вместо предисловия – дайджест .............................................................................. 15
Введение ................................................................................................................... 25
Глава 1. Физические основы работы полевых транзисторов ................................. 31
1.1.
Физические основы работы субмикронных МОП-транзисторов ............ 31
1.1.1.
Типовая структура МОП-транзистора .............................................. 31
1.1.2.
Глубина области обеднения .............................................................. 38
1.1.3.
Определение величины заряда в слое инверсии .............................. 39
1.1.4.
Оценка толщины инверсионного слоя............................................. 40
1.2.
Анализ работы МОП-транзистора с длинным каналом ........................... 41
1.2.1.
Анализ влияния подложки на работу МОП-транзистора ............... 41
1.2.2.
Выражения для оценки значения допорогового тока ...................... 42
1.3.
Анализ физических процессов, происходящих в субмикронном
МОП-транзисторе ...................................................................................... 45
1.3.1.
Анализ физических эффектов, влияющих на пороговое
напряжение МОП-транзистора ....................................................... 45
1.3.2.
Методы ограничения эффекта сквозного пробоя ........................... 51
1.3.3.
Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора .............................................. 52
Литература к главе 1 .......................................................................................... 53
Глава 2. Особенности конструктивно-схемотехнического проектирования
субмикронных микросхем ..................................................................................... 56
2.1.
Основные проблемы проектирования микросхем с субмикронными
проектными нормами ................................................................................ 56
2.2.
Основные тенденции развития кремниевых БИС .................................... 59
2.3.
Пути уменьшения величины потребления мощности
в субмикронных БИС ................................................................................. 63
2.4.
Взаимосвязь утечки и статического потребления мощности
в структуре субмикронного МОП-транзистора ........................................ 71
2.4.1.
Пути уменьшения потребления мощности в субмикронных
КМОП-БИС ..................................................................................... 71
2.4.2.
Анализ токов, протекающих в субмикронном
МОП-транзисторе ............................................................................ 74
2.4.3.
Физические причины возникновения токов утечки
в субмикронных кремниевых транзисторах .................................... 77
2.4.3.1.
Подпороговый ток утечки ISUB субмикронного
МОП-транзистора ................................................................ 78
2.4.3.2.
Туннельный ток затвора IGATE МОП-транзистора ................ 79
2.4.3.3.
Ток выключения IOFF МОП-транзистора ............................. 80
2.4.3.4.
Методы снижения величины статической мощности
потребления МОП-транзистора .......................................... 81
2.4.3.5.
Особенности проектирования субмикронных
аналоговых и аналогово-цифровых БИС
с учетом статического потребления мощности ................... 83
2.5.
Динамическое потребление мощности субмикронного
МОП-транзистора ...................................................................................... 87
2.5.1.
Задержки распространения сигнала на внутренних
межсоединениях кристалла .............................................................. 89
2.5.2.
Методы снижения уровня динамической мощности
субмикронных БИС .......................................................................... 89
2.5.3.
Анализ и расчет динамической мощности, обусловленной
токами утечки ................................................................................... 91
2.6.
Проблемы корпусирования субмикронных микросхем ........................... 95
2.7.
Методы обеспечения надежности передачи сигналов
в субмикронных микросхемах .................................................................... 97
2.7.1.
Использование стандартных библиотек проектирования............... 98
2.7.2.
Использование двух внутренних источников питающих
напряжений ....................................................................................... 98
2.8.
Влияние температуры и разброса технологических параметров
на характеристики кремниевых субмикронных микросхем ..................... 99
2.8.1.
Учет зависимости токов утечки от температуры .............................. 99
2.8.1.1.
Температурная зависимость токов ION и IOFF ......................... 99
2.8.1.2.
Температурная зависимость подпорогового тока ISUB ........102
2.8.1.3.
Температурная зависимость тока перехода IJUNC .................102
2.8.1.4.
Температурная зависимость тока IGIDL .................................103
2.8.1.5.
Температурная зависимость туннельного тока
затвора IGATE ..........................................................................104
2.9.
Взаимосвязь разброса параметров технологического процесса
и численных значений токов утечки .........................................................105
2.9.1.
Причины и виды отклонений технологических
и топологических параметров ........................................................105
2.9.2.
Оценка влияния разброса технологических параметров
на токи утечки ..................................................................................108
2.10.
Особенности проектирования топологии аналоговых микросхем
с проектными нормами глубокого субмикрона .....................................112
2.10.1.
Учет влияния уменьшения напряжения питания .........................112
2.10.2.
Учет эффекта масштабирования и задержки
распространения сигнала на межсоединениях кристалла ............114
2.11.
Основные ограничения при проектировании КМОП-микросхем
с минимальным энергопотреблением ....................................................116
2.11.1.
Физические ограничения при проектировании
маломощных КМОП-микросхем ...................................................116
2.11.2.
Конструктивно-технологические ограничения при
проектировании маломощных КМОП-микросхем ......................119
2.11.3.
Схемотехнические ограничения при проектировании
маломощных КМОП-микросхем ...................................................120
2.11.4.
Системотехнические ограничения при проектировании
микромощных КМОП-микросхем ...............................................122
2.12.
Основные рекомендации разработчикам конструкций
кремниевых субмикронных микросхем .................................................125
Литература к главе 2 .........................................................................................129
Глава 3. Основные характеристики цифровых микросхем...................................131
3.1.
Структурная организация цифровых микросхем ....................................131
3.1.1.
Общая структура цифровых микросхем ..........................................131
3.1.2.
Структура внутренних элементов цифровых микросхем ...............133
3.1.3.
Структура элементов согласования цифровых микросхем ............139
3.2.
Система основных параметров и характеристик цифровых
микросхем ..................................................................................................149
3.2.1.
Функциональные параметры цифровых микросхем ......................149
3.2.2.
Электрические параметры цифровых микросхем ..........................149
3.2.3.
Динамические параметры цифровых микросхем ...........................152
3.3.
Схемотехническое исполнение цифровых микросхем ............................153
3.3.1.
Энергетические характеристики базовых ЛЭ цифровых
микросхем ........................................................................................153
3.3.2.
Схемотехническое исполнение базовых ЛЭ цифровых
микросхем .......................................................................................163
3.3.3.
Методика выбора элементной базы цифровых микросхем ............167
3.4.
Влияние дестабилизирующих факторов на работоспособность
цифровых микросхем ................................................................................168
3.4.1.
Устойчивость цифровых микросхем к электростатическому
разряду ..............................................................................................169
3.4.2.
Устойчивость цифровых микросхем к воздействию
перегрузок ........................................................................................175
3.4.3.
Зависимость электрических характеристик цифровых
микросхем от режимов эксплуатации .............................................176
3.4.4.
Устойчивость цифровых микросхем к воздействию помех ............178
3.5.
Паразитные элементы и эффекты в цифровых микросхемах .................191
3.5.1.
Паразитные транзисторные элементы в кристаллах
цифровых микросхем ......................................................................191
3.5.2.
Эффект Миллера ..............................................................................196
3.5.3.
Эффект «защелкивания» ..................................................................198
Литература к главе 3 .........................................................................................204
Глава 4. Схемотехнические решения цифровых КМОП-микросхем ..................206
4.1.
Базовые логические элементы цифровых КМОП-микросхем ...............206
4.1.1.
Статические КМОП ЛЭ ...................................................................206
4.1.2.
Базовые ЛЭ динамической КМОП-логики ....................................226
4.2.
Элементы памяти цифровых КМОП-микросхем ....................................241
4.2.1.
Элементы памяти, тактируемые уровнем синхросигнала ..............241
4.2.2.
Элементы памяти, тактируемые фронтом синхросигнала .............248
Литература к главе 4 .........................................................................................250
Глава 5. Схемотехнические решения биполярных микросхем.............................252
5.1.
Цифровые микросхемы на биполярных транзисторах
с диодами Шоттки .....................................................................................252
5.1.1.
Базовые логические элементы ТТЛШ цифровых микросхем ........253
5.1.2.
Базовые ЛЭ Шоттки транзисторной логики ...................................260
5.1.3.
Базовые ЛЭ Шоттки интегральной логики .....................................262
5.1.4.
Базовые ЛЭ диодно-транзисторной логики с диодами
Шоттки .............................................................................................266
5.2.
Элементы памяти ТТЛШ микросхем .......................................................267
5.2.1.
Элементы памяти, тактируемые фронтом синхросигнала .............267
5.2.2.
Элементы памяти, тактируемые уровнем синхросигнала ..............275
5.3.
Схемотехника входных элементов согласования ТТЛШ
микросхем .................................................................................................277
5.3.1.
Входные ЭС ТТЛШ микросхем со стандартными ТТЛ
входными уровнями .........................................................................277
5.3.2.
Входные ЭС ТТЛШ микросхем с повышенной
нагрузочной способностью .............................................................281
5.3.3.
Входные ЭС ТТЛШ микросхем с парафазными выходами ............283
5.3.4.
Входные ЭС ТТЛШ микросхем с памятью .....................................285
5.3.5.
Входные ЭС ТТЛШ микросхем с повышенной
помехоустойчивостью ......................................................................288
5.3.6.
Входные ЭС с преобразованием уровней сигналов ........................294
5.3.7.
Схемы защиты цепей входных ЭС ТТЛШ микросхем ...................300
5.4.
Схемотехника выходных элементов согласования ТТЛШ
микросхем ..................................................................................................303
5.4.1.
Выходные ЭС ТТЛШ микросхем сo стандартными ТТЛ
выходными уровнями ......................................................................303
5.4.2.
Выходные ЭС ТТЛШ микросхем с памятью ...................................312
5.4.3.
Выходные ЭС ТТЛШ микросхем с преобразованием уровней
сигналов ...........................................................................................314
5.4.4.
Схемотехника цепей защиты выходных ЭС ТТЛШ
микросхем ........................................................................................317
5.5.
Цифровые микросхемы на основе интегральной инжекционной
логики.........................................................................................................330
5.5.1.
Разновидности базовых элементов И2Л микросхем .......................334
5.5.2.
Элементы памяти И2Л микросхем ...................................................342
5.5.3.
Схемотехника входных элементов согласования
И2Л микросхем .................................................................................349
5.5.4.
Защита выводов И2Л микросхем от перенапряжения
и статического электричества .........................................................364
Литература к главе 5 .........................................................................................364
Глава 6. Схемотехнические решения БиКМОП-микросхем ................................367
6.1.
Базовые логические элементы БиКМОП-микросхемы ..........................368
6.2.
Элементы памяти БиКМОП-микросхемы ..............................................379
6.3.
Схемотехника входных элементов согласования БиКМОП-
микросхемы ...............................................................................................381
6.3.1.
Входные ЭС БиКМОП-микросхемы с преобразованием
уровней сигналов .............................................................................381
6.3.2.
Входные ЭС БиКМОП-микросхемы с повышенной
нагрузочной способностью .............................................................387
6.3.3.
Входные ЭС БиКМОП-микросхемы с парафазными
выходами ..........................................................................................387
6.3.3.
Входные ЭС БиКМОП-микросхемы повышенной
помехозащищенности .....................................................................388
6.3.4.
Входные ЭС БиКМОП-микросхемы с памятью .............................389
6.3.5.
Схемотехника цепей защиты входных ЭС БиКМОП-
микросхемы ......................................................................................389
6.4.
Схемотехника выходных элементов согласования БиКМОП-
микросхемы ...............................................................................................390
6.4.1.
Выходные ЭС БиКМОП-микросхемы с формированием
КМОП выходных уровней...............................................................390
6.4.2.
Выходные ЭС БиКМОП-микросхемы с формированием
ТТЛ выходных уровней ...................................................................391
6.4.3.
Выходные ЭС БиКМОП-микросхемы с формированием
ЭСЛ выходных уровней ...................................................................395
6.4.4.
Выходные ЭС БиКМОП-микросхемы с памятью ..........................396
6.4.5.
Схемотехника цепей защиты выходных ЭС БиКМОП-
микросхемы ......................................................................................397
Литература к главе 6 .........................................................................................397
Глава 7. Особенности проектирования радиационностойких микросхем
на основе КНС и КНИ-структур ...........................................................................399
7.1.
Радиационно-стойкие КМОП БИС на основе КНИ-структур ..............400
7.2.
Воздействие ионизирующего облучения на кремний и двуокись
кремния .....................................................................................................410
7.2.1.
Радиационные эффекты в кремнии при облучении .......................410
7.2.1.1.
Радиационные дефекты, их комплексы и кластеры ..........410
7.2.1.2.
Особенности дефектообразования в кремнии и
поликремнии, облученном импульсами гамма-квантов .....412
7.2.2.
Свойства границы раздела Si/SiO2 ...................................................412
7.2.2.1.
Общие сведения о строении SiO2 ........................................412
7.2.2.2.
Электронная структура SiO2 ................................................414
7.2.3.
Воздействие ионизирующего облучения на диэлектрические
слои ...................................................................................................417
7.3.3.1.
Введение объемного заряда в диэлектрик ..........................417
7.2.3.2.
Образование быстрых поверхностных состояний .............418
7.2.3.3.
Влияние радиации на проводимость диэлектрических
слоев .....................................................................................418
7.2.3.4.
Отжиг облученных диэлектрических слоев ........................419
7.2.3.5.
Иерархия времен радиационно-индуцированных
процессов в структурах с диэлектриком ............................419
7.2.3.6.
Пути повышения стабильности структур
с диэлектрическими слоями ...............................................419
7.2.4.
Радиационные процессы в скрытом диэлектрике структур
кремний-на-изоляторе ....................................................................420
7.2.5.
Сравнение радиационных свойств КНИ-структур,
полученных разными способами ....................................................422
7.3.
Физические явления в МОП/КНИ-транзисторах в условиях
воздействия ИИ .........................................................................................424
7.3.1.
Ионизирующее излучение ...............................................................424
7.3.1.1.
Единичные сбои ..................................................................425
7.3.1.2.
Единичная защелка .............................................................428
7.3.1.3.
Единичное выгорание .........................................................428
7.3.1.4.
Единичный пробой затвора ................................................429
7.3.1.5.
Единичное восстановление (однотранзисторная
защелка) ...............................................................................429
7.3.2.
Эффекты полной дозы .....................................................................429
7.3.3.
Эффекты импульсного облучения ...................................................433
7.4.
Результаты экспериментальных исследований образцов
элементной базы КМОП БИС на КНИ-структурах ................................435
7.4.1.
Состав тестовых элементов ..............................................................435
7.4.2.
Методика проведения эксперимента ..............................................438
7.4.3.
Экспериментальные результаты ......................................................440
7.4.3.1.
Резисторы .............................................................................440
7.4.3.2.
Диоды ...................................................................................443
7.4.3.3.
Конденсаторы ......................................................................445
7.4.3.4.
Транзисторы .........................................................................448
Литература к главе 7 .........................................................................................458
Глава 8. Библиотеки проектирования субмикронных микросхем –
структура и особенности ........................................................................................459
8.1.
Маршрут процесса разработки библиотеки проектирования,
структура стандартного PDK ....................................................................459
8.2.
Термины и определения, используемые при описании
компонентов PDK .....................................................................................461
8.3.
Стандартизация PDK ................................................................................463
8.4.
Маршрут проектирования смешанных аналогово-цифровых
микросхем ..................................................................................................467
8.5.
Обобщенная информационная модель проектирования
смешанных аналогово-цифровых ИМС ...................................................469
8.6.
Определение состава базовой библиотеки проектирования
и перечня стандартных элементов ............................................................471
8.7.
Особенности разработки цифровых библиотек для проектирования
заказных ИМС с субмикронными проектными нормами .......................473
8.8.
Конструктивно-схемотехнические особенности проектирования
базовых элементов библиотеки субмикронных микросхем ....................482
8.8.1.
Схемы сдвига уровня напряжений ..................................................482
8.8.2.
Схемы управления питанием ...........................................................484
8.8.3.
Библиотечные элементы изоляции субмикронных
микросхем ........................................................................................485
8.8.4.
Постоянно включенные буферы .....................................................487
8.9.
Типовые информационные файлы PDK библиотеки
проектирования .........................................................................................489
8.10.
Стандартные модели источников тока (CCS) PDK ...............................492
8.11.
Способы и примеры адаптации стандартных инструментов
проектирования ИМС к разработкам микросхем с проектными
нормами 90, 65, 45 нм ..............................................................................494
8.11.1.
Учебный (образовательный) дизайн-кит компании Synopsys:
возможности, применение, перспективы ......................................494
8.11.2.
Краткий обзор EDK компании Synopsys .......................................494
8.11.3.
Стандартная библиотека цифровых компонентов
фирмы Synopsys...............................................................................498
8.11.4.
Стандартная библиотека элементов ввода-вывода .......................501
8.11.5.
Стандартный набор модулей памяти PDK ....................................501
8.11.6.
Цепь фазовой синхронизации PLL ................................................501
8.11.7.
География применения и перспективы EDK ................................502
8.12.
Состав учебных дизайн-китов, предоставляемых Центром
микроэлектроники IMEC .........................................................................502
Литература к главе 8 .........................................................................................506
Глава 9. Маршруты проектирования цифровых микросхем
и систем-на-кристалле ...........................................................................................507
9.1.
Выбор маршрута проектирования микросхемы.......................................507
9.2.
Этап системного проектирования ............................................................510
9.3.
Этап функционального проектирования .................................................513
9.4.
Этап логического проектирования ...........................................................517
9.5.
Этап физического (топологического) проектирования ..........................518
9.6.
Этап физической верификации и подготовки к производству ...............521
9.7.
Аттестация проекта ...................................................................................523
9.8.
Маршруты проектирования систем-на-кристалле ..................................523
9.8.1.
Тенденции развития средств проектирования ................................523
9.8.2.
Методология проектирования SoC .................................................525
9.8.3.
Маршрут проектирования SoC ........................................................528
9.8.4.
Системное проектирование SoC .....................................................529
9.8.5.
Программные средства САПР для системного уровня ...................532
9.9.
Практический пример моделирования системы-на-кристалле ..............534
9.9.1.
Стандартный маршрут проектирования «СнК»
фирмы Cadence ................................................................................534
9.9.2.
Описание среды моделирования и верификации. ..........................534
9.9.3.
Проект в среде Cadence Incivise .......................................................539
Литература к главе 9 .........................................................................................542
Глава 10. Основы логического проектирования КМОП-микросхем
с пониженным энергопотреблением .....................................................................543
10.1.
Основы логического синтеза КМОП-микросхем с пониженным
энергопотреблением ................................................................................543
10.2.
Определение источников рассеиваемой мощности
в КМОП-микросхемах ............................................................................545
10.3.
Вероятностная оценка вариантов оптимизации
по прогнозируемой переключательной активности узлов
микросхемы .............................................................................................547
10.4.
Выбор элементного базиса при проектировании
КМОП-микросхем с пониженным энергопотреблением .....................549
10.5.
Логический синтез КМОП-микросхем в базисе библиотечных
элементов .................................................................................................551
10.6.
Оптимизация двухуровневых логических схем с учетом
рассеивания мощности............................................................................553
10.7.
Выбор базовых вентилей технологически независимой
функциональной схемы ..........................................................................554
10.8.
Оптимизация многоуровневых логических схем из многовходовых
вентилей ...................................................................................................556
10.9.
Оптимизация многоуровневых логических схем из двухвходовых
вентилей ...................................................................................................558
10.10.
Технологическое отображение ..............................................................560
10.11.
Оценка энергопотребления спроектированных КМОП-микросхем
на логическом и схемотехническом уровнях ........................................562
10.12.
Технология проектирования КМОП-микросхем с пониженным
энергопотреблением с использованием комплекса ЭЛС ....................564
10.13.
Архитектура программного комплекса ЭЛС ........................................566
10.14.
Функциональные возможности программного комплекса ЭЛС ........567
Литература к главе 10 .......................................................................................571
Глава 11. Основы проектирования кибербезопасных микросхем
и систем-на-кристалле ...........................................................................................573
11.1.
Основы безопасности проектирования микросхем ...............................573
11.1.1.
Постановка задачи ..........................................................................573
11.1.2.
Анализ типового маршрута проектирования микросхем .............575
11.1.3.
Возможные типы атак ....................................................................576
11.1.4.
Основные различия между разработкой безопасных
микросхем и разработкой безопасных программ ..........................577
11.1.5.
Жизненный цикл разработки безопасного программного
обеспечения ....................................................................................578
11.1.6.
Методы безопасного пректирования микросхем ..........................579
11.2.
Программно-аппаратные методы противодействия
аппаратным троянам в микросхемах ......................................................584
11.2.1.
Защита данных ................................................................................584
11.2.2.
Защищенные архитектуры на RTL-уровне ...................................588
11.2.3.
Реконфигурируемые архитектуры .................................................590
11.2.4.
Репликация и другие методы защиты ............................................592
11.3.
Проектирование с целью обеспечения безопасности
системы-на-кристалле.............................................................................594
11.3.1.
Введение в проблему ......................................................................594
11.3.2.
Описание структуры модуля безопасности ...................................597
11.3.2.1.
Введение в IP-инфраструктуры .........................................597
11.3.2.2.
Стандарт IEEE 1500 ...........................................................598
11.3.3.
Структура модуля IIPS ...................................................................600
11.3.4.
Проектирование функций безопасности IIPS ..............................603
11.3.4.1.
Модели атак и стратегии по устранению
их последствий ...................................................................603
11.3.4.2.
Примеры реализации простейших безопасных
структур SoC.......................................................................606
11.3.5.
Протокол испытаний микросхемы согласно стандарту
IEEE Std. 1500 ..................................................................................614
11.3.5.1.
Режимы работы элементов обвязки микросхемы ............614
11.3.5.2.
Особенности протокола тестирования SoC
уровня IIPS .........................................................................616
11.3.6.
Результаты моделирования демонстрационной версии
безопасной SoC ................................................................................619
11.3.6.1.
Временная диаграмма работы системы ............................619
11.3.6.2.
Методики обнаружения аппаратных троянов в SoC ........621
11.3.6.3.
Оценка необходимых аппаратные затрат
для выявления трояна .......................................................624
11.3.7.
Описание дополнительных возможностей блока IIPS .................626
11.4.
Безопасная архитектура SoC ...................................................................628
11.4.1.
Введение в проблему ......................................................................628
11.4.2.
Структура и принцип работы стандартной шины SoC .................630
11.4.3.
Организация и принцип работы дешифратора адреса .................632
11.4.4.
Структура и принцип работы блока арбитра .................................634
11.4.5.
Описание работы системы-на-кристалле непосредственно
после обнаружения аппаратного трояна ........................................637
11.4.6.
Оценка аппаратных затрат на реализацию метода
обеспечения безопасности ............................................................639
11.5.
Использование «песочницы» как метода защиты от аппаратных
троянов в SoC...........................................................................................643
11.5.1.
Введение в проблему ......................................................................643
11.5.2.
Песочница как инструмент обеспечения безопасности ...............645
11.5.3.
Анализ сходных направлений решения проблемы
безопасности проектирования SoC................................................646
11.5.4.
Особенности организации процедур перемещения
аппаратных троянов в песочницу при проектировании SoC ........648
11.5.5.
Основные программные методы помещения в песочницу ..........649
11.5.6.
Типовая структура аппаратной песочницы ...................................650
11.5.7.
Описание типового процесса проектирования
защищенной SoC ............................................................................652
11.5.8.
Анализ практических примеров реализации песочницы в SoC .....655
Литература к главе 11 .......................................................................................660
Глава 12. Основы построения системы управления качеством
изготовления субмикронных интегральных микросхем на базе
тестовых структур ...................................................................................................666
12.1.
Методология организации технологического тестового контроля
в процессе проектирования и производства микроэлектронных
изделий .....................................................................................................666
12.1.1.
Место и роль полупроводниковых тестовых структур
в процессе изготовления интегральных микросхем ......................666
12.1.2.
Классификация технологических тестовых структур ...................668
12.1.3.
Способы размещения тестовых структур
на полупроводниковых пластинах .................................................670
12.2.
Принципы организации контроля процесса изготовления
микросхем с использованием тестовых структур ...................................672
12.2.1.
Оценка качества процесса на основе метода
межоперационного контроля пластин ...........................................672
12.2.2.
Типовой состав тестового модуля контроля
производственных процессов ........................................................673
12.2.3.
Типовой состав тестовых структур для контроля качества
субмикронных микросхем ..............................................................674
12.2.4.
Статистическая обработка результатов измерений
тестовых структур ...........................................................................677
12.3.
Прогнозирование процента выхода годных микросхем
по результатам тестового контроля .........................................................678
12.3.1.
Особенности моделирования процента выхода годных
микросхем .......................................................................................678
12.3.2.
Модель пооперационного разделения дефектности
технологического процесса изготовления микросхем ..................682
12.4.
Типовая структура системы тестового контроля качества
технологических процессов ....................................................................685
12.4.1.
Особенности организации тестовых модулей
для биполярных и КМОП-микросхем ...........................................685
12.4.2.
Типовой пример применения тестовых модулей
для анализа технологического процесса изготовления
в условиях серийного производства ...............................................689
12.5.
Основные технологические факторы, влияющие на надежность
микроэлектронных изделий ....................................................................691
12.5.1.
Основы теории надежности полупроводниковых приборов
и интегральных микросхем ............................................................691
12.5.2.
Пути повышения надежности системы металлизации
интегральных микросхем и полупроводниковых приборов .........695
Литература к главе 12 .......................................................................................700
Глава 13. Основные тенденции развития, проблемы и угрозы
современной микроэлектроники ..........................................................................703
13.1.
Форсайт как инструмент долгосрочного прогнозирования
научно-технического развития ...............................................................703
13.2.
Основные направления развития современной
микроэлектроники ..................................................................................704
13.3.
Использование новых материалов ..........................................................706
13.4.
Смена драйверов развития .....................................................................707
13.5.
Особенности экономики субмикронного производства .......................709
13.6.
Усиление деструктивного действия эффекта Yield Killer .......................712
13.7.
Состояние и перспективы развития технологии FinFET в Китае ..........714
13.8.
Технологические проблемы современной микроэлектроники .............716
13.9.
Тенденции развития космической микроэлектроники .........................717
13.10.
Интегральная фотоника – новый этап в развитии
микроэлектроники ....................................................................................718
13.11.
Основы квантовой микроэлектроники ................................................720
13.12.
Изменение парадигмы проектирования микросхем ............................720
13.13.
Современная микроэлектроника и кибербезопасность ......................721
13.14.
Принципиальные отличия «отечественных» и «зарубежных»
концепций разработки и использования ЭКБ
при проектировании РЭА .....................................................................724
13.15.
Микроэлектронная промышленность как основа суверенитета
России ....................................................................................................727
Литература к главе 13 .......................................................................................728
Глава 14. Технологии корпусирования микросхем ...............................................732
14.1.
Основные тенденции развития технологий корпусирования
микросхем ................................................................................................732
14.2.
BGA-технология сборки кристаллов ......................................................736
14.3.
Технология монтажа кристаллов на плату ..............................................738
14.4.
Многокристальные модули и печатные платы.......................................740
14.5.
Основные тенденции развития технологий корпусирования
высокоскоростных микроэлектронных устройств .................................744
14.5.1.
Тенденция уменьшения шага выводов корпуса микросхем .........744
14.5.2.
Технология сборки на пластине (WLP) .........................................749
14.6.
Технологии TSV сборки микросхем .......................................................755
14.7.
Особенности сборки 3D-изделий с использованием технологии
«flip-chip» .................................................................................................760
14.8.
Основные тенденции развития технологии корпусирования
микроэлектронных изделий космического и военного назначения .....763
14.9.
Специализированные радиационно-защитные корпуса
микросхем ................................................................................................768
14.9.1.
Современные материалы и конструкции корпусов
с интегрированными элементами радиационной защиты ............768
14.9.2.
Экспериментальные исследования экранов
радиационной защиты на основе различных материалов.............773
14.9.3.
Корпуса для микросхем с ЭРЗ на основе композитного
материала W-CU .............................................................................777
Литература к главе 14 .......................................................................................778
Вместо предисловия – дайджест
Предлагаемая вниманию читателя книга ориентирована в первую очередь на
студентов, преподавателей, магистрантов, инженерно-технических работников,
специализирующихся в области микроэлектроники и ее многочисленных прило-
жений. Кроме того, материалы книги могут быть полезны ученым, специалистам
в области разработки, организации производства и эксплуатации радиоэлектронных
устройств и систем бытового, промышленного и специального (космического и
военного) назначения. Фактически материалы книги представляют собой прак-
тическое руководство (Handbook) по проектированию современных кремниевых
субмикронных цифровых микросхем и систем на кристалле.
На момент выхода этой книги имеется достаточно много аналогичных книг (учеб-
ников и методических пособий), опубликованных в ведущих зарубежных издатель-
ствах. Так, например: «Handbook of Digital CMOS Technology, and System» Abbas Karim;
« Handbook of Digital Technology for High Speed Design» автора Тома Гранберга; «Design
Techniques for High-Frequency CMOS Integrated Circuits: From 10 GHz To 100 GHz»
автора Zhiming Deng; « High-Speed Digital System Design. Art, Science and Experience»
авторы А.И. Белоус, В.А. Солодуха; «Space Microelectronics Volume 2: Integrated Circuit
Design for Space Applications» авторы А.И. Белоус, В.А. Солодуха, С.В. Шведов. По
отдельным аспектам этого направления имеется достаточно много и отечественных
изданий: «Электроника» авторов В.И. Лачин, Н.С. Савелов; «Конструктивно-тех-
нологические особенности субмикронных МОП-транзисторов» Г.Я. Красникова;
«Основы силовой электроники» А.И. Белоус, В.А. Солодуха, С.А. Ефименко, В.А. Пи-
липенко; «Космическая электроника» А.И. Белоус, В.А. Солодуха, С.В. Шведов;
«Основы схемотехники микроэлектронных устройств» А.И. Белоус, В.А. Емельянов,
А.С. Турцевич; «Цифровая схемотехника» Е.П. Угрюмов и др.
В этих книгах на хорошем уровне детально рассматриваются различные частные
аспекты комплексной проблемы проектирования и организации производства ин-
тегральных схем. Еще одним полезным источником информации являются статьи
в наиболее популярных специализированных периодических научно-технических
журналах – это достаточно общедоступный источник информации, но, как извест-
но, журнальная статья также обычно посвящена только одной и достаточно узкой
технической проблеме.
Авторы сами много лет читают лекции российским и белорусским студентам и хо-
рошо понимают остроту этой проблемы как для студентов, так и для преподавателей.
Конечно, всегда «под рукой» есть интернет, где можно оперативно найти необ-
ходимую информацию, но здесь «беда» в том, что эта актуальная информация – как
правило – на английском языке.
Образно говоря, отечественные студенты и инженеры, специализирующиеся в об-
ласти микроэлектроники и ее приложений, могут получить из этих книг, статей и
социальных сетей детальное и качественное описание отдельных «деревьев», но им
приходится прилагать значительные усилия, чтобы увидеть общую картину «леса».
Поэтому авторы поставили перед собой достаточно амбициозную задачу – соз-
дать целостную картину такого «микроэлектронного леса», состоящего из отдельных
«деревьев» (глав). В каждой из вошедших в книгу 14 глав детально и последовательно
рассмотрены основные этапы (направления) создания современной микросхемы – от
детального описания физических механизмов работы базового транзистора, описа-
ния конструктивно-технологических и схемотехнических особенностей до базовых
библиотек, маршрутов проектирования, инновационных технологий микромонтажа
микросхем и систем на кристалле, методов проектирования кибербезопасных микро-
схем, систем на кристалле и заканчивая «деревом» – главой, посвященной анализу
состояния, проблемам и перспективам развития современной микроэлектроники.
При этом авторы руководствовались следующими принципами построения
материалов глав, которые было достаточно просто сформулировать, но оказалось
достаточно тяжело выполнить в процессе написания книги:
1. Чтобы стать достаточно популярным изданием среди широкого круга чи-
тателей (инженеров и студентов), книга должна выполнять одновременно
интегральные функции и классического учебника, и краткого справочника,
да и просто увлекательной книги.
2. В книге должен быть представлен достаточно объемный справочный мате-
риал, но в отличие от классических учебников с изобилием формул, матема-
тических выражений, попытаться максимально простым языком изложить
как основные теоретические аспекты исследуемой проблемы, так и основные
методы и средства ее решения. В частности, привести конкретные практи-
ческие примеры проектирования современных микросхем.
3. В книгу должны включаться только те методы, схемотехнические и техно-
логические решения, эффективность которых ранее была подтверждена
практикой их применения.
4. В тексте книги необходимо использовать максимально возможное количество
графического материала, отражающего эффективность различных рабочих
сценариев.
Теоретические основы работы полевых транзисторов
Прежде всего следует подчеркнуть, что каждый разработчик должен хорошо понимать
физику работы базового элемента микросхемы – транзистора. Поэтому в первой вво-
дной главе этой книги изложены теоретические основы работы классических полевых
транзисторов, подробно рассмотрены физические основы работы современных суб-
микронных транзисторов, особенности работы классического полевого транзистора
с длинным каналом (механизмы влияния подложки, математические выражения для
оценки величины допорогового тока и др.), подробно описаны механизмы основных
физических процессов, происходящих в субмикронном транзисторе, в том числе
физические эффекты, влияющие на величину порогового напряжения транзистора
и методы ограничения эффекта сквозного пробоя, а также эффекты возникновения
токов утечки стока МОП-транзистора, обусловленные влиянием его затвора.
Особенности конструктивно-схемотехнического проектирования
В объеме отдельной главы представлены результаты детального анализа особенно-
стей конструктивно-схемотехнического проектирования современных субмикрон-
ных КМОП-микросхем, основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения потребляемой мощности, анализируются физические
взаимосвязи между токами утечки и величиной статической мощности, между то-
ками утечки и величиной динамической мощности, а также пути и методы умень-
шения суммарной величины потребляемой микросхемой мощности.
Здесь же рассмотрены не менее важные вопросы обеспечения надежности
(помехоустойчивости) передачи сигналов в субмикронных КМОП-микросхемах,
а также физические эффекты влияния температуры и технологических разбросов
параметров на технические характеристики кремниевых микросхем. Впервые в оте-
чественной литературе детально проанализирована очень важная для практического
использования взаимосвязь величин разброса параметров технологического про-
цесса изготовления и токов утечки.
Основы схемотехники микроэлектронных устройств
Следует обратить внимание читателей на тот факт, что большой объем материала
(четыре главы) авторами посвящен изложению основ схемотехники современных
микроэлектронных устройств (микросхем и систем на кристалле). Этот факт об-
условлен тем, что наша книга устраняет ряд очевидных для специалистов в этой
сфере «пробелов» в большом объеме существующей научной и научно-технической
литературы по вопросам анализа особенностей работы, методам проектирования и
основам практического применения цифровых микросхем в составе современных
микроэлектронных устройств. Здесь представлен большой набор эффективных
схемотехнических решений базовых элементов для реализации требований, предъ-
являемых к современным сложнофункциональным, высокопроизводительным и
надежным микроэлектронным устройствам.
Эта тема заслуживает более подробного пояснения.
Как известно, процесс создания любой цифровой микросхемы состоит из двух
основных взаимосвязанных этапов: логического проектирования, в ходе которого
определяется логическая организация (архитектура), система команд, интерфейс,
структура устройств управления и обработки данных, включая временную диаграм-
му работы, и схемотехнического проектирования, включающего в себя совокупность
задач выбора технологического базиса, преобразования логических схем в электри-
ческие схемы на транзисторном уровне, выбора схемотехнических решений базовых
элементов, способов синхронизации, проектирования цепей питания, устройств
защиты от внешних и внутренних помех, зарядов статического электричества и т.д.
Если методология и пути решения задач этапа логического проектирования доста-
точно широко рассмотрены в многочисленных зарубежных и отечественных издани-
ях, то с этапом схемотехнического проектирования, к сожалению, дело обстоит иначе.
Так, в современной многочисленной учебной и научно-технической литературе
детально рассмотрены методы построения различных функциональных узлов ком-
бинационного (дешифраторы, мультиплексоры, демультиплексоры, сумматоры,
умножители и др.) и последовательного типа – автоматы с памятью (триггерные
устройства, регистры, счетчики и др.), рассмотрены различные методики и средства
их автоматизированного проектирования.
При этом эти узлы и блоки представляются на уровне «квадратиков», описыва-
емых на языке булевой алгебры («И», «НЕ», «И-НЕ», «ИЛИ-НЕ» и т.п.) или в виде
условно-графических обозначений (D-триггер, R-S-триггер, DV-триггер и т.п.).
Конечно, эта процедура является обязательным и неотъемлемым начальным
этапом сквозного процесса проектирования любого микроэлектронного устройства.
Однако как разработчик, так и конечный пользователь микроэлектронного устрой-
ства должны понимать, что находится «внутри» этих блоков и узлов. Разработчику
это необходимо, чтобы путем выбора соответствующих элементов (транзисторов) и
их связей обеспечить требуемые значения электрических и динамических параме-
тров проектируемого устройства. Пользователю или специалисту по эксплуатации
этого микроэлектронного устройства необходимо знать «начинку» этих блоков,
чтобы понимать особенности функционирования конкретного микроэлектронного
устройства в различных режимах его эксплуатации.
Ведь даже структура такого простейшего «кирпичика» – устройства внутренней
памяти микросхемы – D-триггера, может быть реализована десятками различных
схемотехнических вариантов соединений между собой составляющих его транзисто-
ров. А современный студент должен ясно понимать, как из этого синтезированного
блока (набора «квадратиков») «получается» топология соответствующего участка
полупроводникового кристалла микросхемы, где размещение транзисторов на
поверхности кристалла за счет организации соответствующих связей и межсоеди-
нений этих транзисторов между собой и с другими блоками позволяет реализовать
заданный алгоритм функционирования блока (узла).
Но ведь этот D-триггер может быть реализован по различным технологиям –
КМОП, БиКМОП, биполярный (ТТЛШ,ЭЛС, И2Л), каждая из которых имеет свои
«нюансы» – так появились эти четыре «схемотехнические» главы.
В этих «схемотехнических» четырех главах предлагаемой книги и решается
такая комплексная задача – для основных базовых блоков современных микро-
электронных устройств приводятся многочисленные примеры их схемотехниче-
ской реализации на уровне транзисторов и их взаимосвязей. Показано, например,
что тот же простейший D-триггер в зависимости от его схемотехнической реали-
зации будет обеспечивать различные, нужные разработчику численные значения
быстродействия, нагрузочной способности, помехоустойчивости, мощности по-
требления и т.д.
Дополнительной особенностью этих четырех «схемотехнических» глав книги
является детальное описание различного рода устройств (элементов) согласова-
ния – входных и выходных, которые обеспечивают электрическое и временное
согласование при работе микросхемы в конечном радиоэлектронном устройстве,
а также приведенные здесь методы и схемотехнические решения всегда актуальной
проблемы снижения энергопотребления современных микросхем.
Побудительным мотивом авторов к написанию этих «схемотехнических» глав
явилось желание помочь широкому кругу студентов, преподавателей, инженеров,
специализирующихся в области проектирования и эксплуатации различных микро-
электронных устройств, понять физические механизмы протекания процессов, проис-
ходящих внутри этих «кирпичиков», из которых строятся современные микросхемы и
системы на кристалле. Ведь именно схемотехнические решения базовых элементов
микросхем определяют в конечном итоге численные значения электрических, стати-
ческих и динамических характеристик, потребляемой мощности, быстродействия,
помехоустойчивости и даже площади кристалла микросхемы.
В этой связи полезно будет вспомнить ряд основных «классических» изданий по
данной тематике, написанных много лет назад, но которые до сих пор можно увидеть
на рабочих местах современных инженеров «по электронике» и в книжных магазинах.
Наиболее близкое к обсуждаемой здесь теме и широко известное студентам
издание, монография «Искусство схемотехники» – классический учебник по
цифровой и аналоговой схемотехнике, была написана американскими учеными-
практиками Paul Harowitz из Harvard University и Winfield Hill из Rowland Institute for
Science, Cambridge, Massachusetts, первое английское издание (Cambridge University
Press) вышло в 1980 г. и впоследствии выдержало десятки изданий, и даже сегодня
пользуется спросом у студентов.
Этот ажиотаж вокруг книги американских специалистов и ее популярность до
сих пор среди широкого круга читателей объясняется, с одной стороны, широтой
охвата предметной области – основ конструирования радиоэлектронных схем, об-
ширной справочной информацией по элементной базе («кирпичикам», из которых
состояли радиоэлектронные устройства на момент написания книги), а во-вторых,
в отличие от классических учебников с изобилием математических выкладок и
физических формул, авторы простым языком, на большом количестве понятных
практических примеров изложили все основные (на то время) аспекты конструи-
рования радиоэлектронных устройств, на уровне, доступном для понимания даже
«слабо подготовленными» читателями.
За свою необычайную для такого ряда изданий популярность среди студентов
и инженеров по электронике книга получила в 90-х годах прошлого века вполне
заслуженное неофициальное звание – «библия электроники».
Очевидно, что за прошедшие с момента написания этой книги более 40 (!) лет
элементная база микросхем, радиоэлектронных устройств и систем, подчиняясь из-
вестному закону Мура, изменилась принципиально. Те самые «кирпичики», блестяще
описанные в этой «библии электроники», давно уже вошли в состав более крупных
«строительных блоков» (IP-блоки или «Intellectual properties»), из которых «собирают-
ся» современные микросхемы и системы на кристалле, появились и новые элементы,
которые раньше просто нельзя было реализовать технологически, появились базовые
элементы, работающие на совершенно новых физических принципах и механизмах.
Основное достоинство предлагаемой авторами книги и заключается в деталь-
ном описании принципов работы и правил применения этих современных базовых
элементов в составе микроэлектронных устройств. Например, элементов, реализо-
ванных по современной биполярно-полевой технологии (БиКМОП или BiCMOS),
на момент выхода последнего англоязычного издания «библии» просто не было, то
же самое можно сказать и о микромощной КМОП-элементной базе.
До сих пор в учебных курсах многих вузов также используется книга авторов
Титце У., Шенк К. «Полупроводниковая схемотехника: справочное руководство».
Пер. с нем. Halbleiter – Schaltungstechnik/ под ред. А.Г. Алексенко. – М.: Мир, 1982.
В Германии и в России эта книга выдержала более двадцати изданий. Хотя в этой
книге рассматриваются всего лишь структуры простейших полупроводниковых
элементов, которые сегодня практически не используются в микроэлектронных
устройствах (за исключением элементов силовой электроники, детально исследо-
ванных в той книге). Тем не менее очередные русскоязычные версии этого справочного руководства до сих пор периодически выпускаются издательствами, в том
числе российскими, и пользуются спросом у специалистов и студентов, поскольку
в продаже до сих пор отсутствовали более «современные» издания.
Сегодня на книжных рынках США, Англии и Европы присутствует и ряд других
книг, посвященных схемотехнике современных микроэлектронных устройств, однако
большинство из них рассматривают только отдельные составные части комплекс-
ной проблемы проектирования и содержат описания частных технологий (методы
снижения рассматриваемой мощности, повышения производительности, способы
моделирования, защиты от паразитных эффектов и т.д.) применительно к конкрет-
ным технологическим базисам – КМОП, биполярным, БИКМОП, КНИ (SOI) и др.
Радиационная стойкость микроэлектронных устройств.
В последнее время существенно усилились требования к радиационной стойкости
микросхем, предназначенных для использования в военной и космической технике.
Поэтому авторы включили в книгу специальную главу, посвященную особенностям
проектирования радиационно-стойких микросхем на основе КНС и КНИ-структур,
в которой детально рассмотрены физические явления, происходящие в процессе
воздействия ионизирующего излучения на кремний и двуокись кремния: механизмы
образования радиационных дефектов и их кластеров, воздействие излучений на свой-
ства границы раздела Si/SiO2, физические механизмы воздействия ионизирующих
излучений на диэлектрические слои, особенности дефектообразования в кремнии
(и поликремнии) при облучении гамма-квантами, радиационные изменения в «скры-
том» диэлектрике КНИ-структур. Нами здесь детально рассмотрены и физические
явления в МОП-транзисторах на КНИ-подложке в условиях воздействия ионизирующих
излучений: единичные «сбои», единичные «защелкивания» (тиристорные эффекты),
единичное «выгорание», пробой затвора, а также так называемые эффекты полной
дозы. Достоинством этой главы является тот факт, что здесь мы дополнительно пред-
ставили описание конкретных топологических решений и результаты статистиче-
ского анализа наших конкретных экспериментальных исследований библиотечных
элементов КНИ-микросхем (резисторы, диоды, конденсаторы и транзисторы).
Библиотеки проектирования субмикронных микросхем
В рамках еще одной отдельной «учебной» главы представлен состав, основные
правила разработки и особенности применения библиотек проектирования суб-
микронных микросхем, которые в среде разработчиков называют «дизайн-китами»
или PDK (от англ. Process Design Kits).
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry – ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным связующим
звеном между разработчиками микросхем и их изготовителями. В этой главе подробно
рассматривается типовой маршрут процесса разработки и типовая структура PDK,
минимальный состав базовой библиотеки и минимальный перечень стандартных
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, типовые информационные файлы библиотеки проектирования, а также при-
водится описание конкретного учебного (образовательного) PDK компании Synopsys.
Маршруты проектирования субмикронных микросхем
Эта глава посвящена изучению маршрутов проектирования современных субми-
кронных микросхем. Здесь рассмотрены особенности выбора конкретного маршру-
та проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута – системного, функционального и физи-
ческого проектирования, финишной аттестации проекта. Подробно рассматри-
ваются особенности проектирования микроэлектронных изделий более высокого
уровня сложности – систем на кристалле: тенденции развития, детализированные
маршруты проектирования, методологии проектирования, специфические осо-
бенности этапа системного проектирования систем на кристалле, базовый состав
средств САПР для системного уровня. Для «закрепления» изученного материала
будут приведены с авторскими комментариями понятные практические примеры
выполнения процесса моделирования системы на кристалле, описанные в среде
моделирования Cadance Incivise.
Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
Глава посвящена рассмотрению особенностей логического проектирования КМОП-
микросхем с пониженным энергопотреблением. Особенности развития современ-
ных субмикронных технологий заставляют разработчиков микросхем искать все
новые методы и способы проектирования, направленные на снижение величины
потребляемой мощности, обусловленной токами утечки, значение и вклад которых
существенно возрастает с уменьшением проектных норм. В этой главе рассматри-
ваются новые методы логического проектирования КМОП-микросхем с пони-
женным потреблением, основанные на использовании математического аппарата
вероятностной оценки различных вариантов оптимизации по прогнозируемой так
называемой переключательной активности основных блоков (узлов) проектируемой
микросхемы. Представлены основные этапы такого логического проектирования –
от выбора требуемого элементного логического базиса, логического синтеза в этом
выбранном базисе, процедуры оптимизации двухуровневых логических схем, опти-
мизации многоуровневых логических схем, построенных как на двухвходовых, так и
на многовходовых логических вентилях, и завершая процедурами «технологическо-
го отражения» и оценки энергопотребления спроектированной (синтезированной)
микросхемы как на логическом, так и схемотехническом уровнях.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
Основы проектирования кибербезопасных микроэлектронных устройств
Как известно, в течение последнего десятилетия в мире произошла эволюция (из-
менение) традиционной парадигмы проектирования микросхем, обусловленная
техническим феноменом возможности появления в микросхемах встроенных
«кем-то» разнообразных аппаратных троянов.
Эти трояны могут выполнять по команде своего «хозяина» самые разные не-
санкционированные и скрытые от разработчика аппаратуры функции: передавать
«хозяину» любую секретную информацию, изменять режимы функционирова-
ния, электрические режимы работы микросхемы – вплоть до ее отказа. Попадая
на платы электронных блоков электронной аппаратуры, компьютеров, систем
управления высокоточным оружием, систем энергообеспечения мегаполисов,
систем управления магистральными газопроводами и т.п., эти «заряженные»
микросхемы способны не только организовывать передачу «хозяину» информации,
но и полностью «перехватывать» управление этими объектами – вплоть до при-
ведения их в неработоспособное состояние. В книге «Кибербезопасность объектов
топливно-энергетического комплекса – концепции, методы и средства обеспечения»
(издательство «Инфра-Инженерия», 2020 г.) приведены многочисленные факты
таких «инцидентов» на предприятиях нефтегазовой, энергетической отраслей и
даже на атомных станциях.
В двухтомной технической энциклопедии А.И. Белоус, В.А. Солодуха, С.В. Шве-
дов «Программные и аппаратные трояны – способы внедрения и методы противо-
действия», Техносфера, 2018, рассмотрены типы таких троянов, принципы их
проектирования и функционирования, способы внедрения, методы маскировки,
методы выявления, защиты и противодействия им. В фундаментальной работе
A. Belous, V. Saladukha «Viruses, Hardware and Software Trojans» Springer Nature, 2020,
авторами были описаны эффективные методы проектирования «кибербезопасных»
систем на кристалле.
Проблема заключается в том, что если в современной сложнофункциональной
микросхеме внедренный троян хотя и очень сложно (и очень дорого!), но можно
обнаружить, то в современных системах на кристалле найти его среди миллионов
похожих элементов практически невозможно.
В вышедшей в издательстве Springer вышеупомянутой книге мы рассмотрели
ряд концепций и методов проектирования «кибербезопасных» микросхем и систем
на кристалле – когда даже внедренный троян «изолируется», не влияет на работу
микроэлектронного устройства и не может передавать «хозяину» информацию. Та-
ким образом, авторы надеются изменить сложившуюся практику, когда актуальная
зарубежная техническая литература издается в России в переводе с английского
языка только через несколько лет после появления на мировом книжном рынке.
Здесь, в этой главе, фактически впервые в отечественной научно-технической
литературе нами детально в доступной студенту форме изложены теоретические
основы проектирования кибербезопасных (в отечественной терминологии – до-
веренных) микросхем и систем на кристалле, приведены результаты критического
анализа стандартных типовых маршрутов проектирования микросхем на предмет
возможных атак злоумышленников на каждом этапе (шаге) процесса такого «стан-
дартного» проектирования.
В отдельном разделе этой главы детально рассмотрены также достаточно эф-
фективные программно-аппаратные методы противодействия аппаратным троянам
в микросхемах (способы защиты данных от несанкционированного считывания,
защищенные архитектуры на RTL-уровнях, реконфигурируемые архитектуры
микросхем и систем на кристалле, а также «репликация» и другие методы защиты.
Системы управления качеством изготовления микросхем
Как известно, спроектированная разработчиком микросхема затем обычно переда-
ется на полупроводниковую фабрику, для изготовления опытных (эксперименталь-
ных) образцов. Мировая практика за последнее десятилетие показывает, что только
примерно 40% спроектированных микросхем после изготовления соответствуют
исходной спецификации (техническому заданию), поэтому получить полностью
соответствующие заданию изделия, да еще с «плановым» процентом выхода годных,
иногда удается только после выполнения целого ряда последовательных итераций
(корректировок). Для того чтобы повысить эффективность и сократить сроки
анализа и выявления причин недостижения заданных характеристик или процен-
та выхода годных спроектированной микросхемы, в технологическом маршруте
часто используются специальные тестовые структуры, размещаемые на кристалле
(пластине) спроектированной микросхемы. Понимание физических механизмов
отказов микросхем необходимо не только для правильного выбора конструктивных
решений микросхемы с учетом допустимых и критичных уровней плотности тока
в активных полупроводниковых структурах и межсоединениях, напряженности
электрического поля в диэлектрических слоях, но это необходимо и для разработки
соответствующих мероприятий по выявлению и отбраковке потенциально нена-
дежных микросхем на различных стадиях серийного производства.
В этой главе будут рассмотрены основные принципы формирования таких
«встраиваемых» в кристалл (или пластину) полупроводниковых тестовых структур,
определение их перечня и функций, основы пооперационного прогнозирования
надежности спроектированной микросхемы по результатам статистической обра-
ботки численных значений измеренных параметров таких тестовых структур. Здесь
представлены и пояснены также математические модели, связывающие получен-
ное статистическое распределение значений технических параметров микросхем
с конкретными показателями надежности, приведены конкретные практические
примеры оптимизации технологических процессов с помощью специальных те-
стовых пластин.
Современное состояние и перспективы развития микроэлектроники
Эта глава будет посвящена анализу основных тенденций развития, проблемам и угрозам
современной микроэлектроники. Здесь на основе использования методов форсайта,
как инструмента долгосрочного прогнозирования научно-технического развития,
определены тенденции и основные тематические направления развития современ-
ной микроэлектроники, рассмотрена динамика изменения состава используемых в
субмикронных технологиях новых веществ, компонентов и материалов, обосновано
появление новых «движущих сил» развития микроэлектроники (драйверы развития),
проанализированы некоторые важные, ранее не исследованные в отечественной
научно-технической печати особенности экономики субмикронного производства.
Среди проявляющихся технологических угроз особое внимание уделено усилению
деструктивного действия известного эффекта «убийцы процента выхода годных»
(Yield Killer).
Рассмотрено состояние и основные направления развития космической микро-
электроники, радиофотоники, квантовой микроэлектроники, состояние дел и
перспективы развития инновационной технологии FinFET показано на конкретных
примерах из опыта китайской полупроводниковой индустрии.
Корпусирование микроэлектронных устройств
В заключительной главе представлен анализ основных тенденций, перспектив и
конкретных конструктивно-технологических решений, используемых в процессе
корпусирования (микромонтажа) микроэлектронных устройств (микросхем, систем
на кристалле, систем на пластине) различного назначения: это технологии BGA
сборки кристаллов, WLP-сборки на пластине, TSV – трехмерной (3D) сборки,
особенности сборки 3D-изделий на основе технологии «flip-chip», маршруты и
технологии изготовления интерпоузеров.
В рамках отдельных параграфов здесь также будут рассмотрены конструкции и
технологии изготовления специализированных радиационно-защитных конструк-
ций корпусов для микросхем космического и военного назначения.
Далее во Введении представлена краткая аннотация каждой из вышеперечислен-
ных глав этой книги.
В основу книги положены материалы семинаров лекционных курсов, много лет чи-
таемых авторами в российских и белорусских вузах и академических институтах для
студентов, аспирантов, магистрантов и преподавателей следующих специальностей:
5507002 «Электроника и микроэлектроника»; 551102 «Проектирование и технология
электронных средств»; 5515002 «Приборостроение»; 5528002 «Информатика и вычис-
лительная техника»; 2000003 «Электронная техника, радиотехника и связь»; 2100003
«Автоматика и управление» и др.
Кроме того, использованы результаты наших собственных исследований, опу-
бликованных ранее в монографиях (в том числе за рубежом), патентах и статьях, а
также результаты своей практической деятельности в области проектирования и
применения микроэлектронных устройств.
Благодарности
Авторы выражают благодарность коллегам, активно участвовавшим в подготовке
и обсуждении материалов книги, критические замечания, советы и дополнения
которых способствовали улучшению как структуры книги, так и излагаемого в ней
материала, – Борисенко В.Е., Бондаренко В.П., Стемпицкому В.Р., Силину А.В.,
Лынькову Л.М.
Особую благодарность авторы выражают коллегам, предоставившим нам ори-
гинальные материалы собственных теоретических и практических исследований по
тематике этой книги, включение которых в состав книги в значительной степени
усилило практическую направленность работы: Бибило П.Н., Черемисинову Л.Д.,
Петлицкому А.Н., Петлицкой Т.В. и др.
Авторы выражают благодарность рецензенту – академику НАН Беларуси,
иностранному избранному академику АН Российской Федерации Лабунову В.А.,
конкретные замечания и предложения которого в значительной степени способ-
ствовали формированию окончательного облика предлагаемой читателю книги.
Авторы также выражают благодарность Антипенко О.А. за качественное выпол-
нение большого объема работ по техническому оформлению рукописи этой книги.
Введение
Для достижения поставленных в предисловии целей авторами была принята сле-
дующая последовательность изложения материала.
В первой главе изложены теоретические основы работы полевых транзисторов –
базовых элементов современных массовых микросхем. Вначале кратко рассмотрены
физические основы работы субмикронных транзисторов (типовая структура, об-
ласть объединения, оценка величины накопленного заряда в слое инверсии, расчет
толщины инверсионного слоя). Затем более детально рассмотрены особенности
работы классического полевого транзистора с длинным каналом (механизмы вли-
яния подложки, математические выражения для оценки величины допорогового
тока и др.). В заключительной части главы приведены результаты качественного
анализа основных физических процессов, происходящих в субмикронном тран-
зисторе, в том числе подробно рассмотрены основные физические эффекты, вли-
яющие на величину порогового напряжения транзистора, и методы ограничения
эффекта сквозного пробоя, а также эффекты возникновения токов утечки стока
МОП-транзистора, обусловленные влиянием его затвора.
Вторая глава посвящена детальному анализу особенностей конструктивно-схе-
мотехнического проектирования современных субмикронных КМОП-микросхем.
Здесь рассматриваются основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения величины энергопотребления микросхем, анализи-
руются физические взаимосвязи между токами утечки и величиной статической
мощности, между токами утечки и величиной динамической мощности, а также
пути и методы уменьшения суммарной величины потребляемой мощности. Под-
робно рассмотрены физические причины возникновения этих токов утечки, а
именно: подпорогового тока утечки, туннельного тока затвора и тока выключения
субмикронного полевого транзистора, а также основные методы уменьшения общей
величины потреблений мощности. В отдельном разделе рассмотрены особенности
проектирования субмикронных аналоговых и цифро-аналоговых микросхем.
Отдельный раздел главы посвящен анализу исключительно важной для прак-
тического применения проблемы снижения динамической мощности потребления
субмикронных КМОП-микросхем. Здесь же рассмотрен не менее важный вопрос
обеспечения надежности (помехоустойчивости) передачи сигналов в субмикрон-
ных КМОП-микросхемах (использование специальных библиотек и правил про-
ектирования, использование встроенных на кристалле двух источников питающих
напряжений и др.).
Детально рассмотрены физические эффекты влияния температуры и техно-
логических разбросов параметров на технические характеристики кремниевых
микросхем. Впервые в отечественной литературе детально проанализирована вза-
имосвязь величин разброса параметров технологических процесса изготовления
и токов утечки.
Завершает главу анализ основных ограничений, имеющих место при проекти-
ровании субмикронных КМОП-микросхем с пониженным энергопотреблением:
физические ограничения, конструктивно-технологические ограничения, схемо-
технические ограничения, системотехнические ограничения.
В третьей главе систематизированы и проанализированы основные технические
характеристики современных цифровых микросхем: обобщенная организационная
структура микросхемы, структуры внутренних базовых элементов и элементов со-
гласования (интерфейс), система основных параметров (функциональные, элек-
трические, динамические параметры).
Детально рассмотрены основные варианты схемотехнической реализации ба-
зовых логических элементов цифровых микросхем, влияние дестабилизирующих
факторов на их работоспособность (устойчивость к электрическим и температурным
перегрузкам, к воздействию внешних и внутренних электрических помех, в том
числе – помех по шинам питания и общим шинам.
Завершает эту главу анализ основных паразитных элементов и паразитных
эффектов в цифровых микросхемах (паразитные транзисторы, эффекты «защел-
кивания», эффект Миллера, эффекты «горячих электронов» и др.).
В четвертой главе последовательно и детально рассмотрены все «нюансы» схе-
мотехнических решений цифровых КМОП-микросхем (как систематизированные
по литературным источникам – статьям, патентам, так и разработанные авторами
и апробированные на серийных микросхемах): базовые логические элементы и их
модификации, статические и динамические логические элементы, элементы памяти
(как управляемые уровнем синхросигнала, так и тактируемые фронтом синхросигнала.
Объемная пятая глава посвящена детальному анализу схемотехнических реше-
ний биполярных цифровых микросхем (ТТЛШ, ЭСЛ, И2Л и др.). Столь пристальное
внимание в этой книге к биполярным микросхемам обусловлено тем фактом, что
эти микросхемы, наряду с КМОП-микросхемами, широко используются в совре-
менных электронных системах управления систем вооружений, военной и кос-
мической техники, обладая в большинстве случаев более высокой устойчивостью
к различным ионизирующим излучениям и высокой нагрузочной способностью.
Шестая глава посвящена изучению схемотехнических решений БиКМОП-
микросхем. Как известно, КМОП-схемотехника наиболее удобна для проектиро-
вания быстродействующих малопотребляющих микросхем с высокой степенью
интеграции. Однако с ростом сложности микросхем возникает проблема управления
сравнительно большими суммарными емкостями, образованными емкостями раз-
ветвленных линий межсоединений и емкостями управлений нагрузок на кристалле и
на выходах микросхемы. Показано, что БиКМОП-схемотехника обычно позволяет
обеспечить компромиссное решение этой проблемы.
Представлены систематизированные результаты анализа схемотехнических
решений базовых стандартных логических элементов, элементов памяти, входных
и выходных элементов согласования.
Значительная часть материалов главы посвящена «нестандартным», но высо-
коэффективным, апробированным в серийном производстве, схемотехническим
решениям: входные элементы согласования с преобразованием сигналов, транс-
ляторы уровней с повышенной нагрузочной способностью, с повышенной поме-
хозащищенностью, со встроенной памятью и др.
Аналогично представлены и выходные модифицированные элементы: с форми-
рованием выходных КМОП-уровней, ТТЛ и ЭСЛ-уровней, выходные БиКМОП-
элементы с памятью и многие другие эффективные схемотехнические решения.
Седьмая глава посвящена особенностям проектирования радиационно-стойких
микросхем на основе КНС и КНИ-структур. В начале главы детально рассмотрены
физические явления, происходящие в процессе воздействия ионизирующего из-
лучения на кремний и двуокись кремния: механизмы образования радиационных
дефектов и их кластеров, воздействие излучений на свойства границы раздела
Si/SiO2, физические механизмы воздействия ионизирующих излучений на диэлек-
трические слои, особенности дефектообразования в кремнии (и поликремнии) при
облучении гамма-квантами, радиационные изменения в «скрытом» диэлектрике
КНИ-структур. Детально рассмотрены физические явления в МОП-транзисторах
на КНИ-подложке в условиях воздействия ионизирующих излучений: единичные
«сбои», единичные «защелкивания» (тиристорные эффекты), единичное «вы-
горание», пробой затвора, а также так называемые эффекты полной дозы. Завер-
шает главу статистический анализ конкретных экспериментальных исследований
библиотечных элементов КНИ-микросхем (резисторы, диоды, конденсаторы и
транзисторы).
Восьмая глава предназначена для изучения состава, основных правил разработки
и особенностей применения библиотек проектирования микросхем, которые в среде
разработчиков называют «дизайн-китами» или PDK (от англ. Process Design Kits).
На протяжении последних 10 лет ежегодно в мире разрабатывается около 10 000
проектов по разработке микросхем, в которых задействуется ежегодно сотни тысяч
разработчиков. Поэтому перед многочисленными командами разработчиков микро-
схем всегда стояла проблема унификации и стандартизации подходов к созданию
таких библиотек.
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry – ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным связую-
щим звеном между разработчиками микросхем и их изготовителями. В начале этой
главы рассматривается типовой маршрут процесса разработки и типовая структура
PDK, минимальный состав библиотеки и минимальный перечень стандартных
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, а также типовые информационные файлы библиотеки проектирования.
Завершает главу раздел, посвященный детализированному описанию конкрет-
ного учебного (образовательного) PDK компании Synopsys.
Девятая глава является логическим продолжением тематики предыдущей гла-
вы и посвящена изучению маршрутов проектирования субмикронных микросхем.
В первой части главы рассмотрены особенности выбора конкретного маршрута
проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута: системного, функционального и физиче-
ского проектирования, финишной аттестации проекта.
Затем рассматриваются особенности проектирования микроэлектронных из-
делий более высокого уровня сложности – систем на кристалле: тенденции раз-
вития, маршруты проектирования, методологии проектирования, особенности этапа системного проектирования систем на кристалле, базовый состав средств
САПР для системного уровня.
Завершают главу практические примеры выполнения процесса моделирования
системы на кристалле, описанные в среде моделирования Cadance Incivise.
Глава 10 посвящена рассмотрению особенностей логического проектирова-
ния КМОП-микросхем с пониженным энергопотреблением. Как было показано
в предыдущих главах, особенности развития современных субмикронных техно-
логий заставляют разработчиков микросхем искать все новые методы и способы
проектирования, направленные на снижение величины потребляемой мощности,
обусловленной токами утечки, значение и вклад которых существенно возрастает
с уменьшением проектных норм. В главе 2 такие методы и решения рассматри-
ваются достаточно детально. Но есть и другой (параллельный) путь снижения
энергопотребления – использование специальных методов и подходов еще на
первых этапах логического проектирования микросхемы. В этой главе как раз и
рассматриваются основы логического проектирования КМОП-микросхем с по-
ниженным потреблением. В качестве теоретической основы подхода используется
математический аппарат вероятностной оценки различных вариантов оптимизации
по прогнозируемой «переключательной активности» основных блоков (узлов) про-
ектируемой микросхемы.
Здесь последовательно рассмотрены основные этапы такого логического про-
ектирования – от выбора требуемого элементного логического базиса, логического
синтеза в этом выбранном базисе, процедуры оптимизации двухуровневых логи-
ческих схем, оптимизации многоуровневых логических схем, построенных как на
двухвходовых, так и на многовходовых логических вентилях и завершая процедура-
ми «технологического отражения» и оценки энергопотребления спроектированной
(синтезированной) микросхемы как на логическом, так и схемотехническом уровне.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
В течение последнего десятилетия в мире произошла эволюция (изменение)
традиционной парадигмы проектирования микросхем, обусловленная техниче-
ским феноменом появления в микросхемах встроенных «кем-то» разнообразных
аппаратных троянов.
В главе 11 фактически впервые в отечественной научно-технической литературе
детально изложены основы проектирования кибербезопасных (в отечественной
терминологии – доверенных) микросхем и систем на кристалле.
В начале главы приведены результаты критического анализа типовых маршрутов
проектирования микросхем, рассмотренных ранее в главе 9, на предмет возможных
атак злоумышленников на каждом этапе (шаге) процесса проектирования.
В отдельном разделе детально рассмотрены достаточно эффективные про-
граммно-аппаратные методы противодействия аппаратным троянам в микросхемах
(способы защиты данных от несанкционированного считывания, защищенные ар-
хитектуры на RTL-уровнях, реконфигурируемые архитектуры микросхем и систем
на кристалле, репликация и другие методы защиты. Изучение этих материалов будет
полезно не только разработчикам микросхем, но и разработчикам радиоэлектрон-
ной аппаратуры ответственного назначения.
Специальный раздел главы посвящен уже апробированным зарубежными раз-
работчиками методам проектирования кибербезопасных (доверенных) систем на
кристалле. Прежде всего это описание структуры и модуля безопасности IIPS, орга-
низованного в полном соответствии с уже действующим на Западе и малоизвестном
отечественным разработчикам комплексом стандартов безопасности IEEE-1500.
Рассмотрены модели различных возможных атак и конкретные методы по
устранению их негативных последствий, приводится описание и анализ результа-
тов моделирования «демонстрационной версии» типовой «кибербезопасной SoC»,
методики обнаружения аппаратных троянов в SoC, изготовленных на «сторонних»
фабриках, приведена оценка необходимых аппаратных ресурсов для выявления
троянов и много других интересных вещей.
В конце главы, опять же впервые в отечественной литературе, приведено
детальное описание методики использования известной пока только программи-
стам «песочницы» для защиты от аппаратных троянов в «кибербезопасных SoC»:
основные программные методы перемещения в «песочницу», типовая архитектура
«песочницы», описание типового процесса проектирования такой «защищенной»
SoC, анализ известных из зарубежной литературы практических примеров реали-
зации «песочниц» в современных SoC.
Глава 12 посвящена так называемым встраиваемым тестовым структурам.
В предыдущих главах рассмотрены все основные этапы разработки микросхемы –
от физики работы МОП-транзистора до методов проектирования «защищенных»
систем на кристалле. Далее спроектированное в микроэлектронике изделие
передается на полупроводниковую фабрику для изготовления первой (пилотной)
партии. Еще не факт, что изготовленные на фабрике и полученные разработчиком
для последующего тестирования изделия будут полностью соответствовать требо-
ваниям исходного технического задания и спецификации. Мировая практика за
последнее десятилетие показывает, что только примерно 40% спроектированных
микросхем после изготовления соответствуют исходной спецификации. В итоге
получить «полностью годные» изделия иногда удается только после выполнения
целого ряда интеграций (корректировок). Для того чтобы повысить эффектив-
ность и сократить сроки анализа и выявления причин недостижения заданных
характеристик спроектированной микросхемы, используются специальные
тестовые структуры, размещаемые на кристалле (пластине) спроектированной
микросхемы. Ведь для разработчиков современных микросхем особенно важно
понимание физических механизмов и причин отказов и низкого выхода годных.
Это необходимо не только для правильного выбора конструктивных решений
микросхемы с учетом допустимых и критичных уровней плотности в активных по-
лупроводниковых структурах и межсоединениях, напряженности электрического
поля в диэлектрических слоях, но и для разработки соответствующих мероприятий
по выявлению и отбраковке потенциально ненадежных микросхем на различных
стадиях серийного производства.
Поэтому в главе 12 рассмотрены основные принципы формирования состава
и конструкций «встраиваемых» полупроводниковых тестовых структур, основы
пооперационного прогнозирования надежности спроектированной микросхемы
по результатам обработки численных значений измеренных параметров тестовых
структур. Представлены математические модели, связывающие статистическое
распределение значений технических параметров микросхем с показателями на-
дежности, приведены конкретные примеры такой оптимизации технологических
процессов.
Глава 13 посвящена анализу основных тенденций развития, проблемам и
угрозам современной микроэлектроники. Здесь на основе использования методов
форсайта, как инструмента долгосрочного прогнозирования научно-технического
развития, определены тенденции и основные тематические направления развития
современной микроэлектроники, рассмотрена динамика изменения состава ис-
пользуемых в субмикронных технологиях новых компонентов и материалов, обо-
сновано появление новых «движущих сил» развития микроэлектроники (драйверы
развития), показаны некоторые важные особенности экономики субмикронного
производства. Среди проявляющихся технологических угроз отмечено усиление
деструктивного действия эффекта «убийцы процента выхода годных» (Yield Killer).
Отдельный раздел посвящен анализу состояний дел и перспектив развития
инновационной технологии FinFET на примере китайской полупроводниковой
индустрии.
Рассмотрено кратко состояние и перспективы развития космической электро-
ники, радиофотоники, квантовой микроэлектроники.
Проанализированы причины изменения (эволюции) классической парадигмы
проектирования микросхем и связанные с этим проблемы обеспечения кибербе-
зопасности (достоверности) микросхем ответственного назначения.
В заключительной главе 14 представлен анализ основных тенденций, перспектив
и конкретных технических решений, используемых для решения задач корпусиро-
вания (микромонтажа) микроэлектронных устройств различного назначения: это
технологии BGA сборки кристаллов, WLP-сборки на пластине, TSV-трехмерной
(3D) сборки, особенности сборки 3D изделий на основе технологии «flip-chip».
В рамках отдельных параграфов здесь рассмотрены конструкции и технологии
изготовления специализированных радиационно-защитных конструкций корпусов
микросхем космического и военного назначения.
ГЛАВА 1. ФИЗИЧЕСКИЕ ОСНОВЫ РАБОТЫ ПОЛЕВЫХ ТРАНЗИСТОРОВ
1.1. Физические основы работы субмикронных
МОП-транзисторов
Настоящая глава посвящена некоторым фундаментальным вопросам физики рабо-
ты КМОП-полевых транзисторов с малыми геометрическими размерами. В данном
разделе будет показано, что многие физические явления, которые отсутствуют в из-
вестных микроэлектронных приборах с «большими» проектными нормами, прояв-
ляются только в субмикронных микросхемах и существенно влияют на принципы
их работы и величину потребляемой мощности [1]. Рассмотрим более подробно
как эти явления, так и известные из литературы способы борьбы с их нежелатель-
ными проявлениями. В начале этой главы мы рассмотрим классическую структуру
металл-окисел-полупроводник (МОП), приведем аналитические выражения для
напряжения порога включения МОП-транзистора, глубины области обеднения,
величины заряда в инверсионном слое и толщины слоя инверсии. Здесь же будут
рассмотрены полевые МОП-транзисторы с длинным каналом, приведем анализ
влияния подложки на пороговые напряжения, рассмотрим модель «подпороговой»
работы полевых МОП-транзисторов, которая будет использоваться для оценки
подпороговых токов. Вводится важная характеристика прибора, называемая под-
пороговым размахом. Многие физические явления, которые отсутствуют в приборах
с более «крупной» геометрией, имеют место в субмикронных приборах и существен-
но влияют на различные аспекты их характеристик, включая такой параметр, как
потребление мощности. В данном разделе используется физико-математическая
модель субмикронного полевого МОП-транзистора на основе снижения порогового
напряжения, обусловленная эффектом короткого канала [5]. Другие физические
явления – эффекты узкого затвора, зависимость смещения подложки и эффекты
инверсионного «короткого» канала исследуются в следующих разделах, в том числе
«подповерхностный» эффект смыкания и способы его предотвращения.
Изучение физики полевых МОП-транзисторов подготовит читателя к после-
дующим главам, в которых упор будет сделан на изучение различных компонентов
общего потребления мощности в кристаллах КМОП СБИС.
1.1.1. Типовая структура МОП-транзистора
Стабильность и надежность всех полупроводниковых приборов тесно связаны с их
поверхностными состояниями. Как известно, простейшая МОП-структура (кон-
денсатор, управляемый напряжением, и диод) является превосходным средством
для исследования поверхности любого полупроводника. Для начала в этой главе
будут обсуждаться «идеальные» МОП-диоды, а в конце раздела будут кратко рас-
смотрены «неидеальные» (реальные) характеристики применительно к эффектам,
связанным с субмикронной технологией их изготовления.
На рис. 1.1 схематично показана такая типовая МОП-структура. Слой толщи-
ной d из изолирующего материала располагается между металлической пластиной
и полупроводниковой подложкой. Для конкретизации последующих рассуждений
пусть полупроводник будет р-типа. Между подложкой и металлической пластиной
подается напряжение V. Вначале рассмотрим случай, когда V = 0. Так как мы рас-
сматриваем идеальный МОП-диод, где разность энергий фms между работой выхода
из металла и работой выхода из полупроводника – нулевая, то будет справедливо
следующее широко известное выражение [1, 2]:
см. уравнение в книге (1.1)
где – сродство электрона в полупроводнике; Еg – запрещенная зона; фm – потен-
циальный барьер между металлом и изолятором; B – разность потенциала между
«внешним» уровнем Ферми ЕF и «внутренним» уровнем Ферми Еi.
Для понимания следующего материала необходимо ввести ряд определений и
пояснений.
1. Работа выхода фms обычно определяется, как минимальная энергия, необхо-
димая для электронов металла в системе металл-вакуум для выхода в вакуум
с внутренней энергией на уровне Ферми. В системе металл-полупроводник
работа выхода также может использоваться, но только с заменой диэлек-
трической проницаемости свободного пространства 0 на диэлектрическую
проницаемость среды полупроводника S.
2. Сродство электрона в полупроводнике – это разница потенциалов между
электроном в вакууме и электроном на дне зоны проводимости.
3. Потенциальный барьер между металлом и изолятором фm – это разница между
работой выхода из металла и сродством электрона в полупроводнике.
Поскольку в идеальном МОП-транзисторе изолятор имеет бесконечное сопро-
тивление и не имеет ни подвижных носителей заряда, ни центров заряда, то уровень
Ферми в металле сравнивается с уровнем Ферми в полупроводнике.
Вследствие допущения однородности легирования уровень Ферми в металле
одинаков. Это называется состоянием «плоской зоны», так как на рис. 1.2 энер-
гетической зоны уровни энергии ЕС, EV и Ei представлены в виде прямых линий.
Когда напряжение V отрицательное, дырки в полупроводнике р-типа притя-
гиваются и накапливаются у поверхности полупроводникового контакта с изоли-
рующим слоем. Поэтому этот процесс называют накоплением. В отсутствии тока
носители в полупроводнике находятся в состоянии равновесия и уровень Ферми
представляется в виде прямой линии. Классическая статистика Максвелла – Боль-
цмана связывает равновесную концентрацию дырок с собственным уровнем Ферми
следующим простым выражением:
см. уравнение в книге (1.2)
Как показано на рис. 1.3, внутренний уровень Ферми имеет более высокое
значение на поверхности, чем в любой точке на глубине подложки, а энергетиче-
ские уровни ЕС, EV и Ei изгибаются вверх вблизи поверхности раздела «изолятор-
полупроводник». Уровень Ферми ЕF в полупроводнике теперь на –qV ниже уровня
Ферми в металлическом затворе. Когда подаваемое напряжение V положительно,
но мало, тогда дырки в полупроводнике р-типа уходят от поверхности и оставляют
после себя отрицательно заряженные ионы акцептора. Образуется область обед-
нения, простирающаяся от поверхности в глубину полупроводника. Это и есть
классическое состояние обеднения.
Кроме «отталкивания» дырок положительное напряжение притягивает к по-
верхности полупроводника и электроны. Поверхность инвертируется из исходного
типа р-типа в n-тип. Если V невелико – концентрация дырок по-прежнему выше
концентрации электронов. Это состояние «слабого обеднения», и именно оно очень
важно для изучения процесса рассеяния мощности в микросхемах на полевых тран-
зисторах, границы энергетических зон в этом состоянии изгибаются вниз вблизи
границы раздела поверхности «окисел-изолятор» (рис. 1.4).
Если приложенное напряжение значительно увеличивается, зоны также изги-
баются значительно, чтобы уровень на поверхности Ei пересекся с другой стороной
уровня ЕF. Это обуславливается тенденцией носителей к занятию состояний с наи-
меньшей суммарной энергией. Кинетическая энергия электронов нулевая, когда
они занимают состояния на дне зоны проводимости. В данном состоянии инверсии
уровень Ei изгибается, становясь ближе к уровню ЕС, и электроны численно пре-
восходят количество дырок у поверхности. Плотность электронов у поверхности
по-прежнему ниже, чем плотность дырок внутри полупроводника.
Когда V возрастает до такой степени, что плотность электронов на поверхности
nS становится больше, чем плотность дырок (NA – концентрация примеси акцептора)
в объеме, как говорят физики, должно иметь место начало сильной инверсии. Это
состояние отображается на рис. 1.5. Как мы увидим ниже, Еi на поверхности теперь
ниже ЕF на величину энергии, равной 2фв, где фв – разность потенциалов между
уровнем Ферми EF и внутренним уровнем Ферми Ei в объеме. Величина V, необхо-
димая для достижения сильной инверсии, называется пороговым напряжением.
Рассмотрим более подробно математическую модель полевого диода (МОП-
диод). Эта модель известна как модель с поверхностным зарядом [1, 2]. В отличие
от более простой модели [3] на основе приближения обеднения, которая сохраняет
точность только при эффектах сильной инверсии, модель с поверхностным зарядом
остается действующей также в областях со слабой инверсией. Последние области
важны, когда рассматривается рассеиваемая мощность субмикронного полевого
КМОП-транзистора.
В основу модели обычного полевого диода положено классическое уравнение
Пуассона
См. уравнение в книге (1.3)
где D – вектор электрического смещения, равный sЕ при статических условиях или
низкой частоте; s – электрическая проницаемость кремния; Е – вектор электри-
ческого поля; (x,y,z) – суммарная плотность электрического заряда.
В МОП-диодах электрическое поле, вызванное приложенным напряжением,
направлено перпендикулярно изолятору из SiO2. Обычно искажениями поля на
краях области пренебрегают, поэтому изменение электростатического потенциа-
ла ф может учитываться только вдоль оси х, как показано на рис. 1.6. В этом случае
можем записать следующее выражение:
см. в книге
Поскольку в нашем случае всегда выполняется соотношение:
см. в книге
то уравнение Пуассона (1.3) преобразуется в вид, характерный для его применения
в области микроэлектроники:
см. уравнение в книге (1.4)
где ND – это концентрация примеси донора; NA – концентрация примеси акцептора;
np – плотность подвижных электронов; pp – плотность подвижных дырок.
Индекс p служит для акцентирования того факта, что рассматривается именно
полупроводник p-типа. Две плотности носителей в точке х связываются с плот-
ностью собственных носителей ni, потенциалом Ферми ФF и электростатическим
потенциалом ф(х) согласно статистике Больцмана известными уравнениями:
см. уравнение в книге (1.5) и (1.6)
Если потенциал Ферми фF соответствует уровню энергии Ферми EF (= –qфF), то
электростатический потенциал – это относительная физическая величина, обычно
это потенциал, который соответствует внутренним уровням энергии Ферми в объеме
Ei (x = ∞), т.е. его абсолютное значение можно записать в виде: ф(x) = ф(x) + ф(∞).
Обозначим равновесные концентрации дырок и электронов в объеме как
см. в книге
и np0 соответственно. Упрощая правые стороны (1.5) и (1.6), заменяя в (1.4), умно-
жая обе стороны результирующего выражения на величину 2dф/dx и интегрируя
это выражение от точки в глубине объема до некоторой произвольной точки х [4],
мы получаем следующее выражение:
см. уравнение в книге (1.7)
При повышенной температуре, как известно, в полупроводниковой структуре
большинство доноров и акцепторов ионизированы. Так что обоснованно можем
полагать: pp0 ≈ NA и np0 ≈ ND = ni
2/NA. Допуская применимость классической стати-
стики Больцмана, выражение для np0 запишем в следующем виде:
см. выражение в книге
Подставляя полученные выражения в (1.7):
см. уравнение в книге (1.8)
Значение потенциала электрического поля на поверхности ЕS может вычис-
ляться путем замены значения ф на значение потенциала на поверхности фS. Для
определения величин суммарных зарядов в полупроводнике QS используем закон
Гаусса и получим:
см. уравнение в книге (1.9)
Так как в нашем случае ф(x = ∞) = 0, то часть приложенного напряжения V по-
является на изоляторе, а оставшееся напряжение появляется на полупроводнике,
что можно описать выражением:
см. уравнение в книге (1.9а)
где Сi – емкость изолятора; εi – диэлектрическая проницаемость этого изолятора;
d – толщина изолятора.
В состоянии сильного смещения величина фS = 2фB и поэтому будет справедливо
следующее выражение:
см. уравнение в книге (1.10)
Или, подставляя в это выражение полученные значения из (1.9) и (1.9а), можем
записать следующее выражение:
см. уравнение в книге (1.11)
Конечно, сделанные допущения для вывода выражения для порогового на-
пряжения во многом являются идеализированными. В частности, разница работы
выхода фmS в реальных микросхемах никогда не равна нулю и заряды могут при-
сутствовать и в изоляторе, и на границе «изолятор-полупроводник». Последний
случай обычно включает подвижные заряды ионов, фиксированные заряды окис-
лов, заряды ловушек на границе раздела и заряды ловушек окислов.
Пусть QT будет эффективный «чистый» заряд на единицу площади. Тогда сум-
марное напряжение, необходимое для устранения эффекта разницы ненулевой
работы выхода и присутствия зарядов, называется напряжением плоской зоны (VFB)
и его величина может быть определена из следующего выражения:
см. уравнение в книге (1.12)
Выражение для определения величины напряжения VT, которое должно при-
лагаться для достижения эффекта сильной инверсии, должно включать также на-
пряжение плоской зоны (VFB). Поэтому итоговое выражение для оценки величины
VT можно записать в следующем виде:
см. уравнение в книге (1.13)
1.1.2. Глубина области обеднения
Обычно МОП- структура находится в состоянии обеднения, когда прикладывается
слабое положительное напряжение смещения V между металлической пластиной
и объемом полупроводника. Состояние инверсии существует, когда величина
напряжения V достаточно велика, чтобы притягивать достаточное количество не-
основных носителей (электронов) на поверхность, так что их плотность начинает
превышать плотность свободных дырок в объеме. При анализе обычно допуска-
ется, что область полупроводника однородно легирована, а также используются
еще два дополнительных упрощающих допущения. Допущение об обеднении
позволяет относиться к области обеднения, как полностью лишенной подвижных
зарядов. Допускается, что в состоянии инверсии притянутые неосновные носители
находятся в очень тонком слое инверсии вблизи поверхности полупроводника.
Допущение об одностороннем резком переходе позволяет считать, что концен-
трация носителей резко меняется до своей собственной величины на расстоянии
W под поверхностью, где W – это глубина области обеднения. Экспоненциальная
зависимость (как это мы увидим далее) между суммарным зарядом в полупрово-
днике QS и d требует незначительного увеличения d с целью уравновешивания
увеличенного заряда на металле, когда V увеличивается за пределы состояния
сильной инверсии. Поэтому допускается, что d достигает своего максимального
значения Wm и далее не увеличивается. Аналогично, потенциал на поверхности
фS не увеличивается выше 2фB [5].
С учетом этих допущений мы начинаем снова с классического уравнения Пу-
ассона:
см. уравнение в книге
Вышеприведенные допущения и тот факт, что в полупроводнике p-типа кон-
центрация ND = 0, позволяют упростить это выражение следующим образом:
см. уравнение в книге (1.14)
Дважды интегрируя это выражение и применяя следующие граничные условия:
ф(х = 0) = фS и ф(х = W) = 0 – получаем:
см. уравнение в книге (1.15)
Таким образом, можем записать уравнение:
см. уравнение в книге
Разрешая это уравнение относительно параметра W, получим:
см. уравнение в книге (1.16)
Принимая во внимание, что когда W = Wm, то фS = 2фB. Поэтому выражение
(1.16) примет следующий вид:
см. уравнение в книге (1.17)
Это выражение уже можно использовать в практических расчетах численных
значений глубины области обеднения при выборе конкретных параметров кон-
струкций проектируемых микросхем.
1.1.3. Определение величины заряда в слое инверсии
В предыдущем разделе было показано, что QS, суммарный заряд в полупроводнике
зависит от параметров МОП-структуры в соответствии со следующим выражением:
см. уравнение в книге (1.18)
В этом разделе попробуем определить простейшие выражения для оценки вели-
чины заряда в области обеднения, вызванного ионизованными атомами, остающимися
после ухода дырок за счет положительного потенциала металла, а также заряда в слое
инверсии [5]. Инверсия поверхности полупроводника не начинается до тех пор, пока
значение фS не станет больше или равно фB. Для диапазона концентраций легирую-
щей примеси, обычно используемого в МОП-транзисторах, и для рассматриваемых
диапазонов температур, 9 ≤ βфB ≤ 16. Другие слагаемые в выражении (1.18) незначи-
тельны в сравнении со вторым и четвертым слагаемыми и могут быть отброшены.
Таким образом, выражение для QS может быть записано в следующем виде:
см. уравнение в книге (1.19)
Как следует из (1.19), заряд на единицу площади в полупроводнике QS равен
сумме величины заряда на единицу площади в инверсном слое Qi и величины заряда
на единицу площади в области обеднения Qd. Заряд в области обеднения вызван
атомами акцептора, использующими дополнительный электрон для заполнения
ковалентных связей. Поэтому можем записать:
см. уравнение в книге (1.20)
Из 1.19 и 1.20 получаем следующее выражение:
см. уравнение в книге (1.21)
Мы отмечали выше, что в требуемом диапазоне значений температур
exp(–βфS) << 1< βφS. Тогда, при слабой инверсии, когда фS < 2фB, βфS > exp(β(фS – 2фB)
и используя первые два члена в разложении в ряд Тейлора в окрестности
exp(β(фS – 2фB) = 0, получим следующее уравнение:
см. уравнение в книге (1.22)
Откуда, подставляя в (1.13), получаем:
см. уравнение в книге (1.23)
1.1.4. Оценка толщины инверсионного слоя
Рассмотрим выражения для оценки толщины инверсионного слоя, при условии
(допущении), что плотность заряда в слое инверсии значительно выше, чем плотность
заряда ионов в объеме и что слой инверсии очень тонкий. Таким образом, ∂Ex/∂x в слое
инверсии значительно больше, чем в объеме. Здесь ∂Ex/∂x может аппроксимиро-
ваться путем рассмотрения значения электрического поля на нижнем крае слоя
инверсии, как близкого к нулю (рис. 1.7).
Концентрация электронов в некоторой точке в полупроводнике экспонен-
циально зависит от потенциала, с константой экспоненты, равной β = kT/q. Это
предполагает, что основная часть заряда содержится в пределах расстояния от по-
верхности, на котором ф падает на kT/q.
Для иллюстрации в точке, где потенциал падает на kT/q ниже фS, плотность
электронов будет спадать до 1/е =0,37 от его значения при x = 0. Затем мы можем
аппроксимировать ti этим расстоянием. Более того, если электрическое поле в слое
инверсии аппроксимируется отношением разности потенциалов на этом слое (≈β)
и его толщиной ti,
см. уравнение в книге (1.24)
или
см. уравнение в книге (1.25)
Так как при слабой инверсии фS < 2фB, то выражение (1.19) для QS можно даль-
ше упростить, считая exp(β(фS – 2фB) пренебрежимо малым в сравнении с 2фS, то
см. уравнение в книге (1.26)
1.2. Анализ работы МОП-транзистора с длинным
каналом
1.2.1. Анализ влияния подложки на работу МОП-транзистора
При анализе работы МОП-транзистора с субмикронными размерами в предыду-
щем разделе предполагалось, что подложка или объемный электрод находятся под
нулевым потенциалом и напряжения на электродах измеряются относительно этого
нулевого потенциала. Когда МОП-транзисторы работают в реальных микросхемах,
напряжения на выводах выражаются относительно вывода истока и объемный
электрод может находиться под «ненулевым» потенциалом относительно истока.
Так как VGS = VGB – VBS, когда объем находится под нулевым потенциалом, равно фS,
величина VGS становится равной фS + VBS относительно вывода истока. Если анализ
в предыдущем разделе проводился при потенциалах, измеренных относительно
вывода истока, то в нашем случае (длинного канала) правая сторона уравнения
(1.13) будет иметь вид [5]:
см. уравнение в книге (1.27)
В частности, относительно вывода истока, выражение для VT можно записать
в следующем виде:
см. уравнение в книге (1.28)
Величина значения VT, полученного из вышеупомянутого уравнения, будет
больше, чем значение, полученное из уравнения (1.13). Это увеличение VT при
ненулевом напряжении смещения объема VT называется смещением подложки.
1.2.2. Выражения для оценки значения допорогового тока
В n-канальных МОП-транзисторах, когда напряжение между затвором и ис-
током VGS меньше, чем величина напряжения порога VT, имеет место состояние,
называемое «слабым обеднением», аналогичное обсуждаемому выше для диодной
МОП-структуры. При этом концентрация неосновных носителей в канале не-
велика, но не равна нулю. На рис. 1.8 показан характер изменения концентрации
неосновных носителей по длине канала.
Предположим, что исток n-канального полевого МОП-транзистора зазем-
лен, VGS < VT и напряжение сток-исток |VDS| ≥ 0,1 В. При этом состоянии слабой
инверсии значение VDS падает почти полностью на обратно смещенном p-n пере-
ходе (подложка-сток). В результе изменение электрического потенциала фS вдоль
канала (по оси у) на поверхности полупроводника невелико. Составляющая Еу
вектора электрического поля Е, равное ∂ф/∂у, также невелика. При малом числе
подвижных носителей и слабом продольном электрическом поле дрейфовая со-
ставляющая подпорогового тока стока-истока ID,st пренебрежимо мала. Кроме
этого, длинный канал также позволяет считать, что градиент электрического поля
вдоль канала невелик.
Зависимость концентрации неосновных носителей np от величины поверхност-
ного потенциала в глубине объема имеет следующий вид:
см. уравнение в книге (1.29)
Из-за экспоненциальной зависимости концентрации неосновных носителей
np от поверхностного потенциала фS значение дифференциала ∂np(y)/∂у может быть
относительно большим. Так как диффузионный ток пропорционален градиенту концентрации носителей, то диффузия носителей создает значительный ток ID,st.
Диффузионный ток характеризуется следующим выражением:
см. уравнение в книге (1.30)
где A – площадь поперечного сечения канала; Dn – коэффициент диффузии электро-
нов; Z – ширина канала, ti – глубина слоя инверсии; Qi – заряд на единицу площади
в инверсионном слое, равный tiqn(y).
Равновесная концентрация электронов характеризуется выражением:
см. уравнение в книге
Выражение для оценки величины заряда в слое инверсии при состоянии слабой
инверсии можно записать следующим образом:
см. уравнение в книге (1.31)
Если ni2 в правой части вышеприведенного уравнения заменить на его прибли-
зительное значение, выраженное как NA 2exp(–2qβфB), то мы увидим, что вышепри-
веденное выражение – это то же самое, что выведено ранее для величины заряда Qi:
см. уравнение в книге (1.31а)
Чем полевой МОП-транзистор отличается от МОП-диода – это наличием гради-
ента потенциала вдоль оси у. При заземленном истоке (например, VSB = 0) плотность
электронов на конце истока канала задается вышеприведенным выражением при
фS(у), замененным на фS(у = 0). На конце стока канала должен учитываться уровень
напряжения VDS. Тогда выражения для оценки численного значения величины за-
ряда можем записать в следующем виде [5]:
см. уравнение в книге (1.31б)
При температурах, выше, чем комнатная температура, значение члена exp(–VDS/β)
будет меньше, чем exp(–4). Пренебрегая этим членом, можно представить характер
изменения (градиент) концентрации электронов вдоль канала следующим образом:
см. уравнение в книге (1.31в)
Таким образом, получаем требуемое итоговое выражение для расчета численного
значения величины допорогового тока в следующем виде:
см. уравнение в книге (1.31д)
Из этого выражения видно, что в МОП-транзисторах с длинным каналом допо-
роговый ток стока-истока остается независящим от величины напряжения исток-
сток. Так как фS(у = 0) меняется экспоненциально при приложении напряжения
к затвору [3], то же происходит с током сток-исток. Независимость ID,st от VDS пре-
кращается в МОП-транзисторах при L равной 2 мкм при VDS достаточно большом,
чтобы области обеднения истока и стока слились. Этот известный эффект корот-
кого канала называется сквозным пробоем. Режим сквозного пробоя при конструи-
ровании микросхем должен предотвращаться, так как он вызывает независимость
ID,st от F. Это обычно значит, что ток сквозного пробоя должен поддерживаться
ниже, чем значение ID,st для длинного канала. Ниже будут рассмотрены методы
использования имплантирующей примеси для управления током сквозного
пробоя.
Для конструирования надежных МОП-микросхем необходимо знать и исполь-
зовать еще одну важную «допороговую» характеристику.
Характеристика крутизны наклона зависимости log(ID,st) от VGS называется допо-
роговым размахом (subthreshold swing). Для однородно легированного МОП полевого
транзистора эта характеристика определяется следующим выражением:
см. уравнение в книге (1.32)
где Cd – емкость слоя обеднения затвора; Ci – емкость слоя изолятора; εS – ди-
электрическая проницаемость изолятора; d – толщина изолятора; W – толщина
обедненного слоя.
Член SSt показывает, как быстро ток стока прибора может прекращаться, когда
величина VGS снижается ниже VT. Так как размеры микросхемы и величина на-
пряжения питания постоянно снижаются для улучшения технико-экономических
характеристик, снижения мощности и повышения надежности, эта характеристика
становится серьезным ограничением минимально допустимого напряжения, ко-
торое можно использовать для питания микросхем.
Параметр Sst измеряется в милливольтах на декаду. Для случая ограничения d → 0 и
при комнатной температуре величина SSt ≈ 60 мВ/декаду. На практике величина SSt
для типового субмикронного КМОП-транзистора составляет обычно 100 мВ/декаду.
Это вызвано «ненулевой» толщиной окисла и другими отклонениями от идеальных
условий. Значение параметра Sst в 100 мВ/декаду снижает величину ID,st со значения
1 мкА/мкм при VGS = VT = 0,6 В до 1 пА/мкм при VGS =0 В.
Можно отметить, что значение Sst можно сделать еще меньше путем использова-
ния более тонкого слоя окисла (изолятора) для снижения d или использования более
низкой концентрации легирующей примеси (что приводит к более высокому W).
Изменение рабочих условий, а именно – снижение температуры или смещение
напряжения подложки, также вызывает снижение значения крутизны Sst.
1.3. Анализ физических процессов, происходящих
в субмикронном МОП-транзисторе
Как известно, с момента изобретения первых интегральных схем количество эле-
ментов на кристалле и их быстродействие продолжали расти по экспоненциаль-
ному закону. При этом численные значения параметров – L и Z – становились все
меньше и меньше. Задача повышения быстродействия приборов также требовала
уменьшения размеров параметров L и d для каждого поколения. Последнее связано
с необходимостью увеличения величины ID,st (тока стока) в состоянии насыщения
прибора, чтобы паразитные емкости могли заряжаться и разряжаться быстрее.
Когда были изготовлены первые ИС, включающие МОП-транзисторы с длиной
затвора L ≤ 2 мкм, наблюдались новые эффекты в работе приборов, которые нельзя
было объяснить с использованием общепризнанных теорий приборов с длинными
каналами. Более интересно для нас то, что пороговое напряжение VT и подпорого-
вый ток ID,st, предсказанные при анализе в предыдущих разделах, не согласуются
с наблюдаемыми значениями для случаев L ≤ 2 мкм [5]. Здесь ожидалось, что VT не
зависит от L, Z и VDS, но оно снижается при снижении L, меняется с Z и снижается
при увеличении напряжения сток-исток VDS. Также видно, что VT растет менее
быстро с VВS, чем в случае более длинных каналов. В случае приборов с L > 2 мкм
ID,st не зависит от VDS и линейно растет при снижении L. Также, ID,st растет с ростом
VDS и растет более быстро, нежели линейно при снижении L для случаев L ≤ 2 мкм.
Далее мы рассмотрим эффекты, которые обуславливают эти различия в работе
полевых МОП-приборов при более малых (субмикронных) размерах. В большин-
стве случаев невозможно установить аналитическую связь между физическими
характеристиками прибора и выходными электрическими параметрами этого
прибора. Общепризнанные теории пытаются дать количественное объяснение или
полагаются на числовой анализ в частных случаях.
1.3.1. Анализ физических эффектов, влияющих на пороговое напряжение
МОП-транзистора
Величина VT, которая уменьшается при снижении L, изменяется с изменением Z
и снижается при увеличении напряжения сток-исток VDS. В этом разделе детально
рассмотрим влияние эффекта короткого канала, эффекта «узкого» затвора и так
называемые обратные эффекты короткого канала и их влияние на величину на-
пряжения порога МОП-транзистора.
Эффект короткого канала. Проблема снижения величины VT при уменьшении
значений L и увеличении VDS заслуживает отдельного рассмотрения. Полевые тран-
зисторы в КМОП-схемах обычно работают в «усовершенствованном» режиме – при
0,6 В ≤ VT ≤ 0,8 В, когда даже небольшое снижение VT вызывает избыточные токи
утечки. Кроме того, значения VT в диапазоне от 0,6 до 0,8 В в МОП-приборах со сла-
болегированными подложками могут обеспечиваться только путем использования легирующих примесей (ионная имплантация) с настройкой VT для достижения тре-
буемой концентрации легирования. Для компенсации эффектов короткого канала
может потребоваться даже более высокая концентрация примеси для компенсации
соответствующего снижения VT, что, однако, может неблагоприятно влиять на под-
вижность носителей, допороговый ток и другие характеристики прибора.
Значения параметра VT, полученные из анализа и расчета по выражениям,
приведенным в предшествующем разделе, могут не согласовываться с экспе-
риментальными данными при L ≤ 2 мкм. Упрощающие допущения, сделанные
в работе [5] для упрощения анализа, предполагали, что пространственный заряд
под затвором не зависит от VDS. Когда канал относительно длинный, области
обеднения «сток-подложка» и «подложка-исток» составляют только малую часть
общего расстояния между областями стока и истока. Когда L того же порядка, что
и ширина области обеднения «сток-подложка» или «подложка-исток», наличие
заряда ионов в этих обедненных областях уже может способствовать снижению
величины заряда, который необходим для вхождения в область инверсии. В ре-
зультате оказывается, что более малое значение VGS может быть достаточным для
включения транзистора. Область обеднения стока расширяется далее в подложку,
делая напряжение включения еще меньше, когда увеличивается обратное смещение
на переходе «сток-подложка».
Для исследования механизма влияния VDS на величину пространственного
заряда под затвором необходимо решить уравнение Пуассона в двухмерной
форме. Точное решение двухмерного уравнения Пуассона исследователи обычно
получали только в численном выражении. Для аналитического решения уравне-
ния Пуассона предлагались различные упрощения. Одно из первых известных
упрощений, модель с разделением заряда [5], рассматривала заряд в канале, как
разделенный между истоком, стоком и затвором. С учетом допущения, что заряд,
управляемый затвором, лежит в пределах трапецеидальной области, уравнение
Пуассона упрощается до одномерной формы и успешно решается для получения
численного значения величины смещения напряжения порога. Однако эта про-
стая модель не дает хорошего количественного соответствия с экспериментально
наблюдаемыми величинами.
Снижение барьера, вызванного влиянием процессов, связанных со стоком
(DIBL), является основой для ряда наиболее сложных моделей описания сдвига
напряжения порога. В их основе лежит механизм снижения напряжения порога
из-за влияния зарядов, формируемых в области обеднения на потенциальном
энергетическом барьере между истоком и каналом на поверхности полупрово-
дника. В одной из таких моделей на основе метода DIBL [6], двумерное уравнение
Пуассона сводится к одномерной форме путем аппроксимации члена ∂2ф/∂x2, как
константы. Эта и другие модели на основе DIBL позволяют обеспечить хорошее
согласование расчетных данных с измеренными данными для значений L до 0,8 мкм
и значений напряжения VDS до 3 В.
Последняя модель [7] достаточно точно предсказывает численные значения
сдвига напряжения порога при коротком канале ΔVT sc даже для приборов с дли-
ной канала меньше 0,5 мкм. В основу этой модели положен квази-двухмерный
подход для разрешения двухмерного уравнения Пуассона. Комплексный вектор
электрического поля Е содержит горизонтальную компоненту Еу и вертикальную
компоненту Ех, причем член Еу характеризует поле в стоке, которое имеет только
горизонтальную компоненту. Аналогично, компонента Ех является единственной
компонентой поля, обусловленной зарядом на затворе. Здесь Еу меняется по у, но
не по х; Ех допускает свое максимальное значение на конце канала в области истока
и затем уменьшается по у до минимального значения на конце стока. Аналогично,
Ех (х,у) характеризует значение на поверхности изолятора, задаваемое величиной
Ех (0,у) и изменяется до нуля на нижнем крае области обеднения, т.е. Ех (W,у) =0.
Допускается, что ∂Ех/∂x в каждой точке (х,у) может заменяться на среднее значение
от его величины в (0,у) и в (W,у), задаваемое следующим выражением:
см. уравнение в книге (1.33)
Из условия неразрывности вектора электрического смещения можно сформу-
лировать два следующих выражения:
см. уравнение в книге (1.34) и (1.35)
Принимая при аппроксимации, что заряд в области обеднения – это заряд ио-
нов, то есть ρ(х,у) = qNA и заменяя соответствующие члены уравнения Пуассона,
можно записать его в следующем виде:
см. уравнение в книге (1.36)
Отсюда мы получаем простое выражение:
см. уравнение в книге (1.37)
где η – эмпирически получаемый коэффициент.
При возникновении эффекта сильной инверсии W=Wm, выражение преоб-
разуется в следующий вид:
см. уравнение в книге (1.38)
При граничных условиях фS(0)=Vbi и фS (L) = Vbi + VDS, получаем следующее
решение фS (у) для вышеприведенного уравнения:
см. уравнение в книге (1.39)
где VSL, VGS, VDS, Vbi – величины встроенного потенциала p-n переходов сток-
подложка и подложка-исток; l – характеристическая длина, определяемая как
см. уравнение в книге (1.40)
Значение параметра ΔVTsc теперь находится путем вычитания значения фS длямодели длинного канала из минимального значения фS (у), заданного уравнением
(1.39). Минимальное значение фS(у) находится путем вычисления правой части
уравнения 1.39 для нескольких значений у, (0 < у < L), построения и подгонки
кривой для них.
На рис. 1.9 показано изменение поверхностного потенциала вдоль канала для
длин каналов 0,35 и 0,8 мкм. Для каждой длины канала построена кривая поверх-
ностного потенциала для VDS = 0,05 В и VDS = 1,5 В.
Из рис. 1.9 видно, что поверхностный потенциал МОП-транзистора при
L = 0,8 мкм остается постоянным на значительной части канала. Эта характе-
ристика становится более ярко выраженной в случаях более длинных каналов
МОП-транзисторов. Однако поверхностный потенциал МОП-транзистора с длиной
L = 0,35 мкм, не содержит область, в которой его значение не меняется. Мини-
мальное значение поверхностного потенциала для этого прибора при L = 0,35 мкм
оказывается выше, чем для прибора с L = 0,8 мкм. Фактически минимальное
значение поверхностного потенциала возрастает при снижении длины канала и
увеличении VDS.
Если выражение для минимального значения фS(у) вычитается из правой части
уравнения 1.39, то получается искомое выражение для ΔVTsc.Общая форма этого
выражения достаточно сложная. Для случая L > 5l выражение для ΔVTsc может быть
упрощено и будет иметь следующий вид:
см. уравнение в книге (1.41)
Уравнение 1.41 может быть далее упрощено для случая малых значений VDS, при
этом получим следующее выражение для оценки ΔVT:
см. уравнение в книге (1.42)
Значения VT, рассчитанные из двух вышеприведенных уравнений, были срав-
нены с экспериментально измеренными значениями [7] и получили хорошее со-
впадение (5–7%).
Необходимость использования коэффициента η в выражении 1.37 для характе-
ристической длины l усложняет использование этого выражения для определения
точной величины l. Точное значение l необходимо получать из измерений VT, про-
водимых на изготовленных образцах в условиях конкретного технологического
процесса.
Тем не менее при использовании эмпирического метода определения l, его
обычно связывают с минимальной длиной канала Lmin, которую должен иметь
полевой МОП-транзистор. Из литературы известно эмпирическое выражение
для Lmin [8]:
см. уравнение в книге (1.43)
На практике допускается, что Lmin равно 4l, тогда справедливо соотношение:
см. уравнение в книге (1.44)
Можно доказать, что для n-канального полевого МОП-транзистора с n+ по-
ликремниевым затвором для поддержания VT, задаваемого выражением
см. уравнение в книге (1.45)
при определенном значении VТ (например, 0,7 В) необходимо, чтобы выполнялось
следующее условие:
см. уравнение в книге (1.46)
Тогда из 1.44 и 1.46 следует:
см. уравнение в книге (1.47)
Для случая n-канального МОП-транзистора с p+ поликремниевым затвором
[где допускается VT = 1,2 В, Wm ≈ 4(εs/εi)d], получают следующее значение:
см. уравнение в книге (1.48)
Зависимость от VВS
Уравнение 1.15, описывающее характер изменения напряжения порога полевого
МОП-транзистора с длинным каналом, может быть переписано следующим об-
разом [5]:
см. уравнение в книге (1.49)
где член exp (–2βфS – VВS) был отброшен, как пренебрежимо малый, а
Для более коротких длин каналов и более высоких напряжений смещений стока,
величина VT менее чувствительна к изменению VВS. Здесь VT становится полностью
независимым от VВS для всех значений VВS, когда L = 0,7 мкм [9] и для больших
значений VВS во всех случаях.
Эффекты узкого затвора
Следует отметить, что обсуждаемые ниже три эффекта «узкого» затвора оказывают
более слабое влияние на величину VT, чем рассмотренные ранее эффекты корот-
кого канала. Первые два эффекта вызывают увеличение VT и имеют место в поле-
вых МОП-транзисторах, изготовленных с помощью либо структуры с изоляцией
окислом, либо структур с локальной изоляцией окислом в «канавках» (LOCOS).
Третий эффект также вызывает снижение VT и проявляется в МОП-транзисторах,
изготовленных с помощью структур LOCOS (с изоляцией «канавками»).
Для понимания причины возникновения первого эффекта канал МОП-тран-
зистора можно рассматривать, как прямоугольник в горизонтальном сечении,
два параллельных края которого граничат со стоком и истоком и располагаются
в областях обеднения. Другие два края не имеют под собой областей обеднения.
Присутствие зарядов под первыми двумя краями вызывает снижение количества
заряда, которое должно вноситься напряжением на затворе, так что отсутствие
области обеднения под другими двумя краями предполагает, что требуется более
высокое VGS для инвертирования канала. Эффект состоит в увеличении VT [10].
Второй эффект проистекает из более высокого уровня легирования канала по
краям рабочей области [11]. Более высокое легирование обусловлено суммарным
влиянием примесей, используемых при формировании охранного кольца (бор
в случае МОП-транзисторов n-типа и фосфор в случае МОП-транзисторов p-типа).
Из-за более высокого легирования для полного инвертирования канала к затвору
должно прилагаться более высокое напряжение.
В субмикронных МОП-транзисторах с изоляцией «канавками» или полностью
заглубленной изоляцией, когда затвор смещается, линии электрического поля от области затвора складываются таким образом, что формируется инверсионный
слой на краях канала при более низком напряжении, чем требуется для центра, что
и порождает третий эффект [12].
Обратный эффект короткого канала
Большинство экспериментальных измерений параметра VT при уменьшенной
длине канала не подтверждают постоянного снижения, ожидаемого из теорий,
приведенных в предыдущих разделах. Обратный эффект короткого канала – это
термин, присвоенный явлению, когда длина канала снижается менее L ~ 3 мкм.
Первоначально VT возрастает до L ~ 0,7 мкм [13], а когда L снижается ниже 0,7 мкм,
VT начинает снижаться с большей скоростью, нежели предсказывается теориями.
Исследователи осмыслили это явление и предложили новые его объяснения [13],
хотя исследования этого эффекта еще продолжаются.
1.3.2. Методы ограничения эффекта сквозного пробоя
Как следует из описания физических механизмов работы субмикронного МОП-
транзистора, области обеднения на переходах сток-подложка и подложка-исток
простираются на некоторое расстояние в область канала. Увеличение напряжения
обратного смещения на переходах приводит к уходу границ обедненной области от
перехода. В субмикронных МОП-транзисторах обычно используется ионное леги-
рование с регулировкой уровня VT для увеличения поверхностной концентрации
примеси до уровня, более высокого, чем в объеме полупроводника.
Конечно, любое увеличение напряжения стока может приводить к развитию
механизма сквозного пробоя, снижает потенциальный энергетический барьер
для основных носителей в истоке. При этом большое число этих носителей при-
обретают достаточную энергию для пересечения барьера и входа в подложку.
Некоторые из этих носителей собираются областью стока. Результирующий
эффект состоит в увеличении допорогового тока ID,st. Более того, если построить
графическую зависимость log(ID,st) от VGS, то наклон кривой (Sst) становится мень-
ше (т.е. кривая становится более плоской), если имеет место подповерхностный
сквозной пробой [5, 20].
В то время как значение параметра Sst является «индикатором» появления
эффекта подповерхностного сквозного пробоя, наиболее часто используемый
параметр прибора, применяемый для описания поведения МОП-транзистора
при сквозном пробое, это напряжение сквозного пробоя – VPT, определяемое, как
значение VDS, при котором ток ID,st достигает некоторой определенной величины
при VGS = 0. Параметр VPT можно грубо аппроксимировать, как значение VDS, для
которого суммарное значение области обеднения истока и стока становится равным
величине L [21]:
см. уравнение в книге (1.50)
где NB – объемная концентрация примеси (подчеркнем отличие от параметра «по-
верхностная концентрация примеси NA).
Как уже упоминалось выше, для маломощных приборов необходимо учитывать
возможность появления приповерхностных токов сквозного пробоя. Так как эти
токи протекают, когда прибор выключен, даже «слабые» токи представляют опас-
ность. Для исключения подповерхностного сквозного пробоя был разработан целый
ряд методов борьбы с этими токами.
Основным методом является выбор соответствующего соотношения NB и NA
для достижения обеспечения регулировки VT и для увеличения уровня легирования
в подложке, что приводит к снижению ширины областей обеднения. Наиболее
известный метод, предложенный в работе [22], состоит в обеспечении соотноше-
ния NB > NA/10. Его преимущество заключается в использовании только одного
имплантата, однако он не может удовлетворить вышеуказанным требованиям при
геометрических размерах L < 1 мкм. Другие методы предполагают использование
дополнительных имплантантов для формирования слоя с более высоким уровнем
легирования на глубине, равной расположению дна области обеднения перехо-
да [23], либо для формирования соответствующего «фронта» в областях стока и
истока [24, 25].
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора
Как следует из физики работы субмикронного МОП-транзистора, сильное поле при-
сутствует в окисле в области, где сток n+ полевого МОП-транзистора находится не-
посредственно под его затвором, причем и сток, и затвор находятся, соответственно,
под потенциалом VDD и земли (рис. 1.10).
В соответствии с законом Гаусса заряд QS =εoxEox наводится в электроде стока.
Этот заряд QS создается слоем обеднения в области стока. Так как подложка нахо-
дится при более низком потенциале для неосновных носителей, любые неосновные
носители, которые могут накопиться и сформировать инверсионный слой на по-
верхности стока под затвором, смещаются в поперечном направлении в подложку.
По этой причине неравновесная поверхностная область называется «зачаточным
инверсионным слоем», а этот неравновесный обедненный слой называется «слой
глубокого обеднения».
Если величина электрического поля в окисле Eox достаточно велика, то падение
напряжения на слое обеднения становится достаточным для возникновения эф-
фекта туннелирования в области стока через образовавшуюся приповерхностную
ловушку. В литературе описаны несколько возможных механизмов туннелирования
посредством этих ловушек [26]. Какой бы ни был механизм, неосновные носители,
проникшие в образующийся инверсионный слой, перемещаются в поперечном на-
правлении в подложку, замыкая цепь протекания тока утечки стока, наведенного
затвором (GILD). В КМОП-схемах этот ток утечки вносит существенный вклад
в мощность, потребляемую в режиме холостого хода. Технически GILD может
управляться как путем увеличения толщины окисла (снижение напряженности
поля для заданного напряжения), увеличения уровня легирования области стока
(для ограничения ширины слоя обеднения и объема туннелирования), так и путем
устранения этих ловушек (обеспечивая уровни напряжения и поля достаточно низ-
кими, чтобы туннелирование без этих ловушек с зоны на зону стало невозможным).
Литература к главе 1
1. Белоус А.И., Емельянов В.А., Турцевич А.С. Основы схемотехники микроэлектрон-
ных устройств. – М.: Техносфера, 2012. – 472 с.
2. Brew J.R. A Charge-Sheet Model of the MOSFET // Solid State Electron. – 1978. –
Vol. 21. – Р. 345.
3. S.M.Sze Physics of Semiconductor Devices// Wiley-Interscience. – New York. – 1969.
4. Garett C.G.B. and Brattain W.H. Physical Theory of Semiconductor Surfaces // Phys.
Rev. – 1955. – Vol. 99. – Р. 376.
5. Roy K., Prasad Sh.C. Low-power CMOS VLSI Circuits Design // New York: Hilton
books, 1995. – Р. 348.
6. Hsu F.C. et al. An Analytical Breakdown Model for Short-Channel MOSFETs // IEEE
Trans. Electron. Dev. – 1983. – Vol. 30. – P. 571.
7. Iao Z.H. et al. Threshold Voltage Model for Deep Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. – 1993. – Vol. 40. – Р. 86.
8. Brews J.R. et al. Generalized Guide for MOSFIT Miniaturization // IEEE Electron.
Dev. – 1980. – Vol. 1. – P. 2.
9. Taylor G.W. // Solid State Electron. – 1979. – Vol. 22. – Р. 701.
10. Merkel G. A Simple Model of the Threshold Voltage of Short and Narrow Channel
MOSFITs // Solid State Electron. – 1983. – Vol. 23. – Р. 1207.
11. Ji C.R. and Shah C.T. Two-Dimensional Analysis of the Narrow-Gate Effect in MOSFETs //
IEEE Trans. Electron. Dev. – 1983. – Vol. 30. – Р. 635.
12. Chung S.S. and Li T.-C. An Analytical Threshold Voltage Model of the Trench-Isolated
MOS Devices with Nonuniformly Doped Substrates // IEEE Trans. Electron. Dev. –
1992. – Vol. 13. – P. 614.
13. Lu C.Y. and Sung J.M. Reverse Short-Channel Effects on Threshold Voltage in Submicron
Salicide Devices // IEEE Electron. Dev. Lett. – 1989. – Vol. 10. – P. 446.
14. Белоус А.И., Сякерский В.С., Алиева Н.А. Сравнительные исследования KMOП
БИС, изготовленных в КНИ и КРС структурах // Сборник докладов Междуна-
родной научной конференции «Актуальные проблемы физики твердого тела». –
23–26 октября 2007 г. – Минск, Беларусь. – С. 5–6.
15. Arora N.D. and Sharma M.S. Modelling the Anomalous Threshold Voltage Behavior of
Submicron MOSFETs // IEEE Electron. Dev. Lett – 1992. – Vol. 13. – Р. 92.
16. Hanafi H. et.al. A Model for Anomalous Short-Channel Behavior in MOSFET // IEEE
Electron. Dev. Lett. – 1993. – Vol. 14. – P. 575.
17. Sadana D. et al. Enhanced Short-Channel Effects in NMOSFETs Due to Boron Redistribution
Introduced by Arsenic Source and Drain Implant // IEDM Tech. Dig. – 1992. –
Vol. 37. – P. 849.
18. Белоус А.И., Бондаренко В.П., Долгий А.Н., Сякерский В.С. Фотолюминесцент-
ные исследования КНИ структур // Сборник докладов Международной научной
конференции «Актуальные проблемы физики твердого тела». – 23–26 октября
2007 г. – Минск, Беларусь. – C. 12–15.
19. Rafferty C.S. et al. Explanation of Reverse Short-Channel Effect by Defect Gradients //
IEDM Tech. Dig. – 1993. – Vol. 38. – P. 311.
20. Zhu J. et al. Punchthrough Current for Submicrometer MOSFETs in CMOS VLSI //
IEEE Trans. Electron. Dev. – 1988. – Vol. 35. – P. 145.
21. Hu C. Future CMOS Sealing and Reliability // Proc. IEEE. – 1993. – Vol. 81. – P. 682.
22. Klassen F.M. Design and Performance of Micron-Sized Devices // Solid State Electrons.
1978. – Vol. 21. – P. 565.
23. Shibata T. et al. An Optimally Designed Process for Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. – 1982. – Vol. 29. – P. 531.
24. Codella C.F. and Ogura S. Halo Doping Effect in Submicron Df-LDD Device Design //
IEDM Tech. Dig. – 1985. – P. 230.
25. Белоус А.И., Комаров Ф.Ф., Красницкий В.Я., Сякерский В.С. Модель расчета
поверхностного сопротивления кремниевых ионно-легированных слоев р-типа //
Электроника. Mн. – 2006. – № 11 (35). – С. 50–53.
26. Brews J.R. Subthreshold Behavior of Uniformly and Non-Uniformly Doped Long-Channel
MOSFETs // IEEE Trans. Electron. Dev. – 1979. – Vol. ED-26. – № 9. – P. 1282.
Дополнительная литература
1. https://works.doklad.ru/view/fvOUGHlGw54/all.html
2. https://studfile.net/preview/4519351/
3. https://scorcher.ru/art/electronica/electronica3.php
4. http://window.edu.ru/resource/623/75623/files/petrovich-lectures.pdf
5. https://books.google.by/books?id=e-7OBwAAQBAJ&pg=PA12&lpg=PA12&dq=%D0%
A4%D0%98%D0%97%D0%98%D0%A7%D0%95%D0%A1%D0%9A%D0%98%D0%
95+%D0%9E%D0%A1%D0%9D%D0%9E%D0%92%D0%AB+%D0%A0%D0%90%
D0%91%D0%9E%D0%A2%D0%AB+%D0%9F%D0%9E%D0%9B%D0%95%D0%9
2%D0%AB%D0%A5+%D0%A2%D0%A0%D0%90%D0%9D%D0%97%D0%98%D0
%A1%D0%A2%D0%9E%D0%A0%D0%9E%D0%92+%D0%BA%D0%BD%D0%B8%
D0%B3%D0%B8&source=bl&ots=pkPefTUNXT&sig=ACfU3U2pN545mx7Iwc1MiOv
XJJdoNeEMeQ&hl=ru&sa=X&ved=2ahUKEwiIodjf0NXoAhXnsosKHXgVCrAQ6AEw
CHoECAwQNQ#v=onepage&q=%D0%A4%D0%98%D0%97%D0%98%D0%A7%D0
%95%D0%A1%D0%9A%D0%98%D0%95%20%D0%9E%D0%A1%D0%9D%D0%9E
%D0%92%D0%AB%20%D0%A0%D0%90%D0%91%D0%9E%D0%A2%D0%AB%20
%D0%9F%D0%9E%D0%9B%D0%95%D0%92%D0%AB%D0%A5%20%D0%A2%D0
%A0%D0%90%D0%9D%D0%97%D0%98%D0%A1%D0%A2%D0%9E%D0%A0%D
0%9E%D0%92%20%D0%BA%D0%BD%D0%B8%D0%B3%D0%B8&f=false
6. https://habr.com/ru/post/133493/
7. https://works.doklad.ru/view/k_qcuHP2MfU/all.html
8. http://window.edu.ru/catalog/pdf2txt/623/75623/56464?p_page=9
9. http://elektronika-muk.ru/radiodetal/polevye-tranzistory.html
10. https://kpfu.ru/portal/docs/F453798972/Laboratornaya.rabota.Polevoj.tranzistor.pdf
11. https://otherreferats.allbest.ru/radio/00627667_0.html
12. https://siblec.ru/radiotekhnika-i-elektronika/fizicheskie-osnovy-elektroniki/4-polevyetranzistory
13. https://studfile.net/preview/4519351/
14. https://mipt.ru/drec/forstudents/study/studyMaterials/2kurs/eldev/f_50otw1.pdf
15. http://www.toroid.ru/bocharovLN.html
16. https://moluch.ru/archive/127/35054/
ÃËÀÂÀ 2
ÎÑÎÁÅÍÍÎÑÒÈ
ÊÎÍÑÒÐÓÊÒÈÂÍÎ-ÑÕÅÌÎÒÅÕÍÈ×ÅÑÊÎÃÎ
ÏÐÎÅÊÒÈÐÎÂÀÍÈß ÑÓÁÌÈÊÐÎÍÍÛÕ
ÌÈÊÐÎÑÕÅÌ
2.1. Основные проблемы проектирования микросхем
с субмикронными проектными нормами
Повышение сложности проектирования интегральных микросхем, систем на кри-
сталле и систем в корпусе связано с эволюцией КМОП-технологии в области «уль-
траглубокого субмикрона» и наноразмерных структур на потребительском рынке
телекоммуникаций и мультимедиа [1, 2]. Такие высокоинтегрированные системы
включают в себя этапы проектирования встроенных высокопроизводительных
аналоговых блоков или блоков со смешанными сигналами, а также различных
радиочастотных устройств на цифровых схемах (сложные процессоры, различные
логические блоки и большие блоки памяти) на одном кристалле. Рост сервиса
беспроводной связи и других средств телекоммуникации вызывает потребность
в дешевых, высокоинтегрированных решениях с повышенными требованиями
к характеристикам проектируемых систем.
Использование субмикронной КМОП-технологии (с технологическими норма-
ми менее 65 нм) ставит новые важные проблемы при проектировании микросхем
(как аналоговых, так и цифровых). Некоторые из этих проблем ранее не встречались
вообще, другие существовали и раньше, но сегодня, в эру глубокого субмикрона,
приобрели более серьезное значение.
Как известно, широко используемое разработчиками микросхем масштаби-
рование технологий основано на определенных принципах. В частности, при про-
ектировании цифровых схем уменьшение размера элементов в технологии front-end
(т.е. до прибора) и в технологии back-end (включая межсоединения), связанное
с добавлением все большего числа уровней межсоединений, приводит к ради-
кальному увеличению плотности цифровых интегральных схем с одновременным
уменьшением задержки времени переключения. Главный недостаток этой тенден-
ции состоит в том, что напряжение питания также должно было бы пропорционально
уменьшаться, что потенциально может привести к увеличению задержки времени
переключения, а в ряде конкретных применений вообще неприемлемо.
В сценарии процедуры перехода на технологию глубокого субмикрона параметр
масштабирования S одинаков для всех геометрических параметров и для всех пара-
метров напряжений МОП-транзистора. Такой идеальный случай для стандартных
КМОП-вентилей приводит к повышению плотности упаковки пропорционально S2,
снижению внутренней задержки пропорционально 1/S и снижению потребляемой
мощности пропорционально 1/S2 при постоянной величине плотности выделяемой
мощности. Шумовые характеристики логических вентилей также снижаются, но
все же остаются на приемлемом уровне.
К нашему сожалению, на практике такой идеальный сценарий не реализуется,
однако, в принципе, он существует и показывает, что для цифровых схем масштаби-
рование было и остается перспективным: быстродействие схем увеличивается, плот-
ность логики возрастает, а потребляемая мощность снижается, шумовые эффекты
также остаются на приемлемом уровне [3]. Для аналоговых схем масштабирование не
приносит существенного выигрыша по площади, однако обеспечивает преимущества
в отношении быстродействия, что позволяет изготавливать на кремнии RF схемы и
быстродействующие аналоговые блоки, подобные преобразователям данных.
Другой аспект проблемы вытекает из работ [2–4]: при факторе масштабирования
S геометрические размеры и все значения напряжений в МОП-транзисторе уменьша-
ются в 1/S раз, а концентрация примеси подложки увеличивается в S раз. В результате
плотность компоновки прибора увеличивается в S2 раз, рассеиваемая мощность
остается постоянной, а задержка сигнала на затворе уменьшается в 1/S раз.
В действительности существуют серьезные проблемы, связанные с реализаци-
ей на практике ожидаемой теории. При этом повышение рассеиваемой мощности
является наиболее серьезной проблемой. Одна из причин, почему затруднительно
достигнуть, по крайней мере, постоянства рассеиваемой мощности – это невозмож-
ность дальнейшего уменьшения напряжения питания. Если напряжение питания
остается постоянным, то рассеиваемая мощность увеличивается в S3 раз. Другой
причиной реального повышения рассеиваемой мощности является увеличение
сложности схемы и повышение ее рабочей частоты.
По мере сокращения геометрических размеров элементов ИМС проектировщи-
ки могут разместить все большее количество транзисторов на одном кремниевом
кристалле. Однако уменьшение технологических норм приводит к повышению слож-
ности кристалла и создает все большее количество проблем, связанных с контролем
качества результата проектирования. При приближении от 90 нм к 65 нм и тем более
к 45 нм перед проектировщиками встают проблемы, обусловленные возрастающими
электрическими и физическими эффектами, связанными с высокой плотностью
межсоединений и высокой плотностью размещения транзисторов. Уже сегодня
в технологии 90 нм и ниже проявляются такие эффекты «нецифрового» поведения
этих систем, как динамическое падение напряжения на сопротивлении, токи утечки,
электромиграция, антенные эффекты и эффекты перекрестного взаимодействия,
которые могут существенно изменить характеристики функционирования схемы,
«поднять» проблемы надежности и привести к выходу схемы из строя. Указанные
проблемы становятся значительными и даже доминирующими с повышением
рабочих характеристик проекта. Главными проблемами высокоэффективного
физического проектирования ИМС с технологическими нормами глубокого суб-
микрона являются плотность токов и распределение мощности, синхронизация,
флуктуации параметров технологии и шумовые эффекты. Методы динамического
анализа являются наилучшим приближением для понимания и принятия решений
указанных проблем глубокого субмикрона.
По мере масштабирования технологии до 90 нм и ниже (65 нм, 45 нм, 32 нм) фи-
зические и квантово-механические эффекты, не столь существенны при «стандартной»
технологии, становятся более важными, а в некоторых случаях и доминирующими.
Примером таких эффектов являются токи утечки, которые раньше, в «стандартной»
технологии не принимались во внимание. Кроме того, с уменьшением геометриче-
ских размеров становится все более важным разброс технологических параметров.
Очевидно, что разброс выходных параметров, как «отклик» на флуктуации техно-
логических параметров, становится все более значительным, когда абсолютные
значения указанных входных параметров уменьшаются. Это справедливо как для
порогового напряжения, так и для степени легирования, геометрических размеров
и пр. Например, отклонение порогового напряжения VTH на 50 мВ более значимо
для схемы, когда VTH = 200 мВ, по сравнению с отклонением величины порогового
напряжения VTH на такую же величину при VTH = 700 мВ.
Таким образом, сегодня главная проблема в проектировании систем с техно-
логическими нормами 90 нм и ниже состоит в ответе на вопрос: реализуются ли
указанные преимущества масштабирования при учете новых физических эффектов,
характерных для технологии «глубокого субмикрона»? Возможно ли решение в «на-
номире» таких задач, как достижение предельных рабочих характеристик ИМС,
минимизация потребления мощности, оптимизация надежности, технологичности
изготовления и цены? Какие сегодня решаются задачи и предлагаются решения
в сфере физического проектирования ИМС, изготовляемых по технологии глубоко-
го субмикрона? Можно ли сохранять высокие рабочие характеристики современных
ИМС при таких новых ограничениях? Другими словами: будет ли проектирование
схем, выполненных по технологии 90 нм и ниже, все же приносить преимущества,
которые прогнозировались ранее, или же ограничения по проектированию станут
такими суровыми, что развитие этой важной области человеческой деятельности
закончится на отметке 90 или 65 нм?
Настоящая глава и посвящена подобным проблемам, возникающим при
проектировании аналоговых и цифровых схем, выполненных по наноразмерной
(«глубокого субмикрона») технологии – с технологическими нормами менее 90 нм.
Здесь рассмотрены основные проблемы, которые влияют на результаты про-
ектирования интегральных микросхем (ИМС) с такими технологическими нор-
мами, включая повышенные токи утечки, температурные эффекты, флуктуации
параметров технологии при ее масштабировании и пр. Кроме того, обсуждаются
проблемы влияния указанных факторов на результаты проектирования цифровых
схем, а также встроенных схем памяти. И, наконец, рассмотрим проблемы, харак-
терные для встроенных аналоговых микросхем (в том числе снижение напряжения
питания), а также показатели, характеризующие эффективность проектирования.
Успешное будущее высокоэффективного проектирования процессоров, схем
памяти и других изделий микроэлектроники с проектными нормами ниже 90 нм
связано с решением двух основных проблем:
– рассеяние энергии и, как следствие, возрастание потребляемой мощности
отдельных вентилей и схемы в целом;
– изменения (флуктуации, технологического разброса) параметров субмикрон-
ной технологии.
Попробуем здесь показать, что подход к проектированию в микроэлектронике из-
меняется с детерминированного на вероятностный и статистический. В работе [5],
где обсуждаются наиболее известные схемотехнические решения и возможности
автоматизации проектирования для преодоления указанных проблем, показано
определенное несоответствие между сохранением исторического уровня роста
(по крайней мере до порогового значения технологической нормы в 0,18 мкм)
функциональности и падением энергопотребления при вхождении в поколение
КМОП-технологии с нормами ниже 90 нм. Серьезнейшую проблему представляют
также чрезмерно большие подпороговые токи и токи утечки через подзатворный
диэлектрик. Кроме этого, энергетическая эффективность микроархитектуры
сложнофункциональной ИМС начинает играть большую роль, по сравнению
с компромиссами относительно рассеиваемой мощности и площади кристалла.
2.2. Основные тенденции развития кремниевых БИС
При масштабировании технологии ниже 90 нм повышение плотности транзисто-
ров, как обычно, подчиняется закону Мура, что обеспечивает достижение все более
высокой степени интеграции. При этом время задержки на транзисторе продол-
жает уменьшаться – вплоть до 30% на каждое поколение технологических норм.
Однако рассеяние мощности и высокий уровень относительной величины разброса
технологических параметров не дают возможности использовать преимущества до-
стижения высокой степени интеграции при уменьшении технологической нормы.
По мере масштабирования технологии напряжение питания VDD плавно
уменьшается на 15% с каждым новым поколением из-за сложностей, связанных,
во-первых, с масштабированием порогового напряжения VTH и, во-вторых, с ре-
ализацией целей разработки транзисторов с повышенными характеристиками.
Рис. 2.1 иллюстрирует рост активной мощности микропроцессора с учетом
«исторического» 2-кратного роста числа транзисторов и гипотетического 1,5-крат-
ного роста. Видно, что если следовать «исторической» тенденции, изменение ак-
тивной мощности ждет тупик при ограничении размера транзистора, повышении
степени интеграции и размера кристалла с каждым новым поколением технологии.
Пороговое напряжение VTH с уменьшением технологической нормы будет про-
должать умеренно уменьшаться, пока его величина не достигнет предела ограниче-
ний по характеристикам транзистора, с одновременным повышением подпороговых
токов утечки исток-затвор (source-drain, SD). На рис. 2.2 представлена зависимость
тока утечки SD от технологической нормы для 2-кратного и 1,5-кратного повыше-
ния плотности транзисторов. Отметим, что даже при умеренном уменьшении VTH
мощность, выделяемая SD токами утечки, будет возрастать существенно, ставя под
вопрос перспективность даже 1,5-кратного возрастания плотности транзисторов
при каждом следующем поколении технологии и уменьшения размера кристалла.
Как будет более подробно показано ниже, учет разброса параметров играет
очень важную роль при проектировании кристаллов с нормами ниже 90 нм. На рис. 2.3
представлена частотная зависимость микропроцессора от подпорогового тока
утечки Isb. Разброс подпорогового тока Isb обусловлен вариацией длины канала, вы-
званной изменениями порогового напряжения. Отметим, что наивысшей частоте
соответствует широкий разброс тока утечки, а для данного тока утечки – большой
разброс частоты. Кристаллы с наибольшей частотой и с большой величиной Isb,
как и низкочастотные кристаллы с достаточно высокой величиной Isb должны быть
отбракованы, что повлияет на выход годных.
Различия в активности переключения по кристаллу и разнообразие типов
логики приводят к неравномерному рассеянию мощности даже в пределах одного
кристалла (рис. 2.4) [2, 6].
Эти вариации влекут за собой неравномерное распределение напряжения
питания, возникновение локальных «горячих» температурных точек на кристалле
и, следовательно, неравномерное распределение подпороговых токов утечки по
кристаллу. В связи с этим важно проводить проектирование с учетом отклонения
параметров, меняя стиль проектирования от современного детерминированного
к вероятностному и статистическому.
Как было сказано выше, стремительное развитие современной микроэлектро-
ники, особенно при переходе на субмикронные технологии, кроме безусловных
преимуществ, порождает и новые проблемы, требующие неотложного решения.
Одной из таких проблем является значительный рост энергопотребления в стати-
ческом режиме при увеличении рабочих частот ИМС (рис. 2.5).
Приведенная на рис. 2.5 тенденция кажется парадоксальной, поскольку ос-
новным достоинством традиционно используемого при производстве цифровых
ИМС КМОП технологического процесса является именно низкая потребляемая
мощность в статическом режиме.
Основная причина указанной проблемы состоит в возникновении так назы-
ваемых токов утечки в субмикронных КМОП ИМС. При таких технологических
нормах изготовления уже теряется основное преимущество КМОП-вентилей –
пренебрежимо малое статическое потребление энергии. На рис. 2.6 представлена
гистограмма процентного отношения энергетических затрат, связанных с токами
утечки, к полной рассеиваемой мощности для различных субмикронных техноло-
гических норм при изготовлении КМОП ИМС.
Как показано на рис. 2.7 [2], современный микропроцессор, изготовленный
с технологическими нормами глубокого субмикрона с точки зрения тепловыде-
ления, образно говоря, представляет собой маленький «ядерный реактор». И это
тепло необходимо как-то и куда-то «отводить».
Таким образом, кроме значительных затрат собственно на проектирование
ИМС, приходится вкладывать дополнительные и весьма значительные финансовые
средства и в разработку соответствующих систем охлаждения (рис. 2.8).
Из указанных проблем очевидно следует необходимость решения еще одной
важнейшей задачи – создание эффективных источников питания. Если емкость
современных аккумуляторных батарей за последнее десятилетие выросла всего
в 3–4 раза, то потребляемая устройствами мощность выросла более чем на порядок –
в 50–70 раз (рис. 2.9). Наблюдается неумолимая тенденция, согласно которой при
ежегодном росте емкости элементов питания на 10–15% потребляемая мощность
возрастает на 35–40%.
Рассмотрим более коротко причины и физические механизмы генерации этой
мощности в ИМС, чтобы понять пути ее снижения.
2.3. Пути уменьшения величины потребления мощности
в субмикронных БИС
В одной из первых работ по этому направлению [7] был представлен краткий обзор
проблем, связанных с токами утечки, при проектировании систем, изготавливае-
мых по 90 нм технологии и ниже. Рассмотрим ниже основные вопросы, связанные
с механизмами управления мощностью, включая технологии, методы и инструменты,
обеспечивающие снижение уровня токов утечки и энергопотребления, связанного
с ними, в современных подходах к проектированию.
На рис. 2.10 показана простейшая структура МОП-транзистора. По мере
уменьшения толщины (tox) подзатворного диэлектрика (до 12 Å в 90 нм техноло-
гии) напряжения в поперечном сечении затвора должны снижаться до уровня, при
котором не будет пробоя в изолирующих материалах.
Для разработчиков, которые занимались в основном проектированием схем по
КМОП-технологии, концепция больших токов в спящем режиме может оказаться
непривычной для реализации, особенно если кристаллы поставляются фабриками,
на которых изготавливаются схемы с более высокой степенью рассеяния энергии. От-
сюда следует вывод, что для устранения таких противоречий необходима определенная
система управления процессом рассеяния энергии, обусловленной токами утечки.
Рост потребления энергии, обусловленный токами утечки. Современные техноло-
гические процессы вынуждают разработчиков искать новые методы проектирования
для снижения рассеяния энергии, обусловленной токами утечки. Как следует из
рис. 2.11, управление быстродействием является одним из наиболее эффективных
способов достижения этой цели.
Для реализации этой концепции необходимо создание соответствующей
библиотеки, с помощью которой можно было бы иметь более богатый выбор
ячеек, основанных на знании конкретных характеристик быстродействия и токов
утечки для каждой ячейки. Из данных, представленных на рис. 2.11, следует, что
при изменении времени задержки на затворе с 25 пс до 8 пс ток выключения IOFF
МОП-транзистора возрастает почти на четыре порядка, т.е. проявляется экспо-
ненциальная зависимость при снижении порогового напряжения на каждые 65 мВ.
Эта закономерность проявляется как для n-МОП, так и для p-МОП-транзистора.
На протяжении недавнего времени, начиная со схем, выполненных еще по
технологии 0,5 мкм, напряжение питания снизилось с 5 В до 1 В и даже ниже. Для
достижения характеристик транзистора, соответствующих новым поколениям
технологии, необходимо было снижать и пороговое напряжение. Проектируемые
транзисторы должны функционировать с величиной порогового напряжения,
равного 1,25 В, как и при 5 В технологии, что недостижимо при технологии 1 В.
Снижение порогового напряжения имеет большое значение и для решения пробле-
мы увеличения токов утечки в КМОП-технологиях нового поколения. В типичном
случае подпороговые токи утечки увеличиваются экспоненциально с каждым 65 мВ
повышением порогового напряжения.
Технологии, при которых токи в «спящем» режиме велики, не связаны с какой-
то новой концепцией. Для проектировщиков, которые ранее использовали техно-
логии проектирования схем на биполярном переходе, выполненных по ECL или
FET технологиям, представления о токах в n-МОП-приборах достаточно понятны,
как и пути их снижения.
Крупные современные фабрики обладают технологическими процессами, с по-
мощью которых на одной пластине формируются n-МОП или p-МОП-транзисторы
с разными величинами пороговых напряжений. Такие разные типы транзисторов
используются для создания отдельных ячеек с одинаковой функциональностью,
но с разными характеристиками быстродействия и токов утечки. На рис. 2.12 пред-
ставлены зависимости мощности (на рисунке от 1 до 10 000 мВт), выделяемой то-
ками утечки библиотечных ячеек для 90 нм технологии и ниже, от рабочей частоты
транзистора. Величина выделяемой мощности основана на средней величине тока
утечки в транзисторе с низкой величиной порогового напряжения.
Ячейки с повышенной величиной тока утечки (кривая 1) содержат транзисторы
с пониженной величиной порогового напряжения. «Осциллограмма» (кривая 2)
иллюстрирует характеристики токов утечки для соответствующих ячеек с транзи-
сторами, имеющими повышенные значения порогового напряжения. Представ-
ленные зависимости с высокими и низкими величинами токов утечки показывают,
что входные величины для некоторых ячеек могут иметь значительное влияние на
ток утечки.
Соотношение между характеристиками быстродействия транзистора и токами
утечки может быть использовано при разработке проектов, оптимизированных
по длительности сигналов и рассеиваемой мощности. Ячейки, которые не рас-
полагаются на критическом пути распространения сигнала, часто не требуют
характеристик, присущих ячейкам с высоким уровнем токов утечки, и они могут
использовать более медленные транзисторы с более низким уровнем токов утечки.
Поскольку входные характеристики ячеек могут существенно влиять на их токи
утечек, современные средства оптимизации могут не просто предложить замену
ячейкам, основанным на усредненных величинах токов утечки. Кроме установления
ограничений на быстродействие, эти средства должны также помочь установлению
других ограничений на правила проектирования (Design Rule Constraints, DRCs),
таких как, например, максимальное число fan-outs на ячейку (fan-out – количество
входов, которые могут быть соединены с выходом ячейки, прежде чем токи, не-
обходимые для входов, будут превышать ток, который может быть направлен вы-
ходом с сохранением правильных (установленных) логических уровней) и времен
переходов (transition times). В типичном случае наилучшие конечные результаты
достигаются в том случае, когда оптимизация мощности, обусловленной токами
утечки, проводится на ранних стадиях проектирования.
В тех случаях, когда использование ячеек со смешанными (высокими и низки-
ми) значениями пороговых напряжений VTH недостаточно эффективно, использу-
ются более сложные методы для снижения рассеяния мощности, обусловленной
токами утечки. В типичном случае эти альтернативные методики требуют разде-
ления проекта на отдельные части, тем самым виртуально исключая ток утечки,
когда определенные секции проекта находятся в «спящем» состоянии.
Эта методика требует включения дополнительных транзисторов, которые
служат для управления потребляемой мощностью (power-gating transistors) посред-
ством отключения тока к выделенным секциям проектируемой схемы. Такими
транзисторами могут быть p-МОП-транзисторы, подсоединенные к цепям пита-
ния VDD, чтобы изолировать выделенную секцию от VDD или n-МОП-транзисторы,
подключенные к схеме VSS.
В типичном случае p-МОП-транзисторы называются «ведущими», а n-МОП-
транзисторы – «ведомыми». Для получения максимальных результатов можно
использовать одновременно как «ведущие», так и «ведомые» транзисторы. Такие
транзисторы могут быть введены в схему для управления целой группой ячеек и даже
целыми блоками проекта. В некоторых архитектурах ячеек «ведущие» и «ведомые»
транзисторы вводятся в каждую ячейку для осуществления контроля по спящему
режиму с использованием периферии ячейки.
Если в проектируемой схеме используется управление по мощности (power
gating), то проектировщик должен сделать выбор, как следует использовать эту
часть схемы, управляемой по мощности (power gated section).
В этом случае используются три основных подхода к решению задачи оптими-
зации потребляемой мощности:
– «отбрасывание» старого состояния системы и повторение его проектирования
в режиме повышенного состояния по потребляемой мощности;
– сохранение текущего состояния проекта и его использование при следующем
поднятии мощности;
– использование специальных регистров (retention registers), которые сохраняют
состояние проекта локально в состоянии «запирания» с низким уровнем то-
ков утечки и могут быть использованы для сохранения «старого» состояния
после поднятия мощности.
Третий способ основан на способности быстрого сохранения и восстановления
состояния power-gated секций. Некоторые решения синтеза состояний с понижен-
ной величиной потребляемой мощности обеспечивают поддержку для упомянутых
retention регистров, которые вставляются в определенные части проекта по выбору
разработчика.
Существует конструктивно- технологическая проблема обеспечения электриче-
ской изоляции между power-gated секциями и остальной частью проектируемой систе-
мы. Наличие выводов из этих power-gated секций, если есть возможность сделать их
плавающими, может привести к тому, что вентили, служащие для управления потре-
бляемой мощностью, могут перемещаться в топологии кристалла на некоторые «про-
межуточные» уровни. Это может приводить к большому числу коротких замыканий
или crowbar currents в затворе, что вызывает, следовательно, прямо противоположные
результаты относительно предполагаемой экономии энергии (crowbar currents – ток,
возникающий в переходном состоянии в КМОП-системе, когда оба транзистора,
как n-МОП, так и p-МОП, находятся частично во включенном состоянии; или
ток, который течет непосредственно из VDD на землю, GND, при переключении из
включенного состояния в выключенное). Следовательно, необходимо использовать
изоляционные ячейки, которые будут управлять выводами power-gated секций.
Важно отметить, что упомянутые регистры и изоляция реализуются не только
с помощью инструментов, предназначенных для синтеза и оптимизации, но также
и путем использования инструментов, которые осуществляют scan insertion, ATPG
и верификацию (ATPG, Automatic Test Pattern Generation или Automatic Test Pattern
Generator – технология компьютерного проектирования, используемая для опре-
деления правильного поведения схемы или ее поведения с ошибками, вызванного
наличием в ней дефектов).
Другой способ снижения энергетических потерь, обусловленных токами
утечки, состоит в изменении потенциала, приложенного к подложке (body) МОП-
транзисторов. Изменяя потенциал на подложке, можно динамически менять ток
утечки и рабочие характеристики транзистора. Этот способ может быть также ис-
пользован для повышения качества проектируемой схемы – рабочие характеристики
транзисторов можно подогнать к номинальным значениям, если они изменились
вследствие флуктуаций параметров технологических процессов.
Мощность, обусловленная токами утечки, является все возрастающей про-
блемой в общем процессе проектирования. В отличие от динамической мощности,
которой можно управлять посредством снижения переключательной активности,
проблема мощности, обусловленной токами утечки, существует как «плата» за
общую проблему потери мощности.
При 90 нм и ниже мощность токов утечки составляет значительную долю от
полной мощности высокопроизводительных проектов и является критической при
удовлетворении требований, предъявляемых к задаче «спящего» режима в схемах
малой мощности.
Библиотеки приборов с разными пороговыми напряжениями, power-gating и
разнообразные body bias могут использоваться в качестве эффективных средств
снижения мощности токов утечки схемах, изготовленных по технологии 90 нм.
Современные средства обеспечивают возможности для использования таких техно-
логий и помогают снизить мощность токов утечки в проектах глубокого субмикрона.
Очевидно, что разработка микроэлектронного устройства с наилучшими функцио-
нальными характеристиками должна проводиться с условием обеспечения низкого
потребления энергии. При этом следует обеспечить оптимальное (равномерное)
распределение рассеиваемой мощности по площади проектируемого кристалла
для всего требуемого ткмпературного диапазона.
Оптимальное распределение мощности – одна из главных проблем, связанных
с проектированием топологии ИМС по технологии глубокого субмикрона. Рас-
положение активных и пассивных элементов по кристаллу и компановка самого
кристалла с соблюдением специальных правил и методов позволяют определенным
образом распределять величины VDD/GND и сигналы как по кристаллу, так и по
его периферии. Однако современные прогнозы относительно количественного
соотношения между выделяемой удельной мощностью и плотностью (степенью
интеграции) приборов в нанометровых проектах не всегда учитывают такой подход
размещение приборов по кристаллу.
Важным аспектом при решении этой задачи является методика определения и
учета «горячих точек» (hot spots) – кластеров наиболее активно переключающихся
транзисторов, располагающихся неравномерно по кристаллу, поскольку допуще-
ние о равномерной плотности распределения рассеиваемой мощности является
«слишком оптимистичным». Горячая точка при расчетах определяется как область,
в которой локальная плотность рассеиваемой мощности в 4 раза больше, чем ве-
личина общей для кристалла плотности рассеиваемой мощности в равномерном
приближении, которая обозначается обычно как (Рчип/Ачип).
Рассмотрим еще одну проблему, связанную с возрастанием роли последовательного
омического сопротивления пути прохождения сигналов внутри кристалла. Специалисты по проектированию БИС на своем специфическом техническом сленге
(языке) называют ее проблемой IR-масштабирования (IR – падение напряжения
на межсоединениях внутри кристалла). На рис. 2.13 показан необходимый диапазон
(нормализованный к минимальной ширине металлизации на самом верхнем уровне
межсоединений), который необходим для обеспечения не более чем 10% падения
напряжения на этом сопротивлении в «горячих точках» проектируемого изделия
в масштабированных технологиях с использованием минимальной допустимой
высоты рельефа (bump pitch).
Этот рисунок отражает реальную ситуацию только для случая высокоуровневой
трассировки при условии, что остальная часть схемы, в которой выделяется мощ-
ность, оптимальным образом трассируется проектировщиками, тогда как самый
высокий уровень разводки металлизации ограничивается технологией. Следует
отметить, что область 35 нм технологии имеет меньшие ограничения по сравнению
с 50 нм технологией из-за пониженной плотности рассеяния мощности при 35 нм
технологии.
Вообще говоря, в то время как отмеченная тенденция кажется тревожной
(примерно квадратичное увеличение рассеиваемой мощности в зависимости от
усредненной ширины линии межсоединений, нормализованной к стандартной
минимально допустимой ширине линии), даже при уровне проектных норм 35 нм
опытный разработчик может успешно решить проблему мощности. Имеющиеся
данные, относящиеся к VDD и GND, показывают, что даже 16-кратное снижение
минимальной ширины линии межсоединения приводит к экономии всего лишь
менее чем 4% всех ресурсов трассировки на верхнем уровне металлизации. Тем не
менее общая минимизация трассировки при правильном расчете и моделировании
может обеспечить 17–20% экономии (снижение величины рассеиваемой мощности).
Проектирование БИС с учетом оптимального распределения потребляемой мощ-
ности – критические вопросы во всей проблеме проектирования микросхем и тем более
на уровне глубокого субмикрона. С уменьшением напряжения питания, возрастанием
требований снижения удельного уровня потребляемой мощности, с повышением
плотности компоновки схемы задача снижения до минимума потребления мощности,
уменьшение величины падения напряжения на внутренних шинах межсоединений и
увеличение до максимума надежности проектируемой ИМС не могут быть решены
стандартными методами схемотехнического проектирования. При этом цена решения
таких проблем является чрезвычайно высокой – в случае неудачи проекта требуется
выполнить множество итераций, и не всегда получается положительный результат.
Разработчик субмикронной ИМС должен уметь квалифицированно выпол-
нять необходимый анализ топологии ИМС и ее оптимизацию для удовлетворения
условий ограничений по потребляемой мощности и надежности. Необходимо
оптимизировать как распределение потребляемой мощности по площади ИМС и
снижение общего значения, если это возможно. Следует корректно учитывать не
только падение напряжения, но и параметры непосредственно связанного с ним
процесса электромиграции. После выполнения первой итерации распределе-
ния мощности необходимо выполнить точный расчет временных характеристик
(динамического моделирования) для всего проекта, включая расчет временных
характеристик каждой ячейки с учетом допустимых отклонений напряжения и
технологических разбросов.
Оптимальное размещение по площади кристалла основных источников потре-
бления энергии уменьшает токовые нагрузки на проводники, по которым проис-
ходит передача высокочастотных сигналов. Кроме того, оптимальное размещение
транзисторов, потребляющих энергию, связано с общей задачей минимизации длины
межсоединений. Такая оптимизация приводит к существенному снижению динами-
ческого потребления энергии на шинах с высокой переключательной активностью.
Оптимальное размещение транзисторов и межсоединений в топологии ИМС
с точки зрения минимизации тепловыделения также связано с проблемой миними-
зации падения напряжения (IR) на питающих шинах. Этот вид размещения важен
с точки зрения требований по току в связи с тем, что ячейки (транзисторы) с высо-
ким потреблением энергии должны распределятся равномерно по всей топологии,
избегая образования «горячих пятен» в проектируемой схеме. Такой комплексный
подход приводит к эффективной минимизации падений на внутреннем сопротив-
лении металлизации (IR), плотности тока и температуры.
С каждым новым поколением технологии уровни рассеиваемой на сопротивле-
ниях мощности снижаются, но проблема эффективного управления потребляемой
мощностью не только не снимается, но наоборот становится все более важной.
Вследствие уменьшения линейных размеров элементов и повышения плотности
упаковки приборов в схеме уровни падения напряжения, которые были приемлемы
в предыдущих поколениях технологии, теперь могут являться причиной ошибок в
функционировании схемы, а возникающие градиенты температуры могут в значи-
тельной степени способствовать деградации рабочих характеристик схемы.
Таким образом, для снижения потребляемой мощности на этапе проектирова-
ния ИМС необходимо осуществление следующих мер:
1. Физическое распределение потребляемой мощности в пределах кристалла
должно проводиться с учетом всех особенностей и характеристик, присущих
технологиям глубокого субмикрона. Оптимизация распределения потребляемой
мощности должна быть осуществлена совместно с оптимальным (минимальным)
распределением падения напряжения и учетом флуктуаций плотности тока.
2. Для проведения необходимого точного расчета синхронизации проектиру-
емой ИМС необходимо использовать соответствующие специальные раз-
работки программных средств проектирования (САПР).
2.4. Взаимосвязь утечки и статического потребления
мощности в структуре субмикронного
МОП-транзистора
При переходе современной микроэлектроники на КМОП-технологию, начавшемся
в 80-х годах прошлого столетия, разработчики были удовлетворены преимущества-
ми этой технологии, заключающимися в том, что потребление энергии в таких
схемах определялось частотой переключения базовых элементов – транзисторов.
Во многих случаях потребление мощности в статическом режиме при расчетах и
моделировании вообще не принималось во внимание. Когда микросхема не обра-
батывала информацию, мощность, выделяемая в этом спящем режиме, считалась
пренебрежимо малой. И это в определенной степени было обоснованно, поскольку
токи утечки в то время определялись токами обратно-смещенных переходов между
истоками и стоками, которые были пренебрежимо малыми.
По мере использования технологии, проникающей в область глубокого суб-
микрона, уменьшающиеся напряжения в приборах привели к снижению величин
электрических полей в структуре прибора, а также к снижению динамического энер-
гопотребления [3, 7]. Рассмотрим более подробно механизмы генерации мощности
в субмикронных ИМС.
2.4.1. Пути уменьшения потребления мощности в субмикронных
КМОП-БИС
На рис. 2.14 представлены графики, демонстрирующие протекающие в цифровой
ИМС токи, ответственные за потребляемую мощность для динамического (а) и
статического (б) режимов [3, 8].
В динамическом режиме (при переключении элемента из одного логического
состояние в другое) в схеме протекают два тока – Idynamic-C (ток перезарядки выходной
емкости CL) и ISC (ток короткого замыкания, который протекает в момент, когда цепи
p-МОП и n-МОП-приборов открыты). При этом мощность переключения Pswitching будет
складываться из двух основных компонент – Pdynamic-C и PSC. Таким образом, зависи-
мость для динамической потребляемой мощности можно записать в следующем виде:
см. уравнение в книге (2.1)
где asw – фактор активности переключения, CL – выходная нагрузочная емкость,
fclock – тактовая частота.
Фактор активности переключения asw представляет собой среднее количество
смены состояния (переходов) на выходе ячейки, происходящих за цикл переклю-
чения. Произведение aswCL называют также эффективной емкостью ячейки Ceff.
Таким образом, усредненная мощность переключения описывается зависимостью:
см. уравнение в книге (2.2)
где VDD – напряжение питания.
Существуют следующие методы уменьшения уровня потребляемой мощности:
– уменьшение величины напряжения питания;
– уменьшение рабочей частоты;
– снижение паразитных емкостей;
– оптимизация циклов переключения при выполнении повторно этапа логи-
ческого моделирования и верификации.
Потребление в режиме «короткого замыкания» можно описать с помощью
выражения:
см. уравнение в книге (2.3)
Здесь разность (t1 – t2) зависит от порогового напряжения и крутизны входного
сигнала.
Типовые зависимости тока короткого замыкания ISC от времени представлены
на рис. 2.15.
К сожалению, эти методы приводят к ухудшению технических характеристик
ИМС. Так, при снижении питающего напряжения и рабочей частоты снижается
производительность и нагрузочная способность элементов ИМС. Для снижения
паразитных емкостей требуется существенная доработка и модернизация спроек-
тированной технологии (что не всегда возможно), а также необходимо повторять
этапы проектирования системного (логического) уровня, с целью дополнительной
оптимизации (увеличение сроков и стоимости проектов).
Из анализа представленных зависимостей очевидны меры, необходимые для
снижения уровня потребляемой мощности за счет уменьшения PSC:
– уменьшение величины напряжения питания ИМС (но при этом снижаются
рабочие характеристики);
– уменьшение рабочей частоты (при этом также снижаются рабочие характе-
ристики);
– уменьшение токов включения (ухудшаются динамические характеристики);
– специальная оптимизация режимов переключения вентилей при функцио-
нально-логическом проектировании системы;
– изменение (коррекция) входных сигналов за счет модификации формы
(крутизны) передних и задних фронтов;
– повышение пороговых напряжений МОП-транзисторов, формирующих
логические элементы (наиболее эффективный метод).
Следует отметить, что в статическом режиме проектируемая ИМС имеет «не-
нулевую» потребляемую мощность PLEAK за счет протекания токов утечки, которую
можно выразить как произведение токов утечки ILEAK на напряжение питания VDD:
PLEAK = ILEAK × VDD. (2.4)
В свою очередь, ток утечки ILEAK состоит из двух основных компонент, подпо-
рогового тока ISUB и тока утечки затвора IGATE.
Общая статическая мощность логического элемента PLEAK состоит из двух ком-
понентов – мощности, потребляемой при протекании подпороговых токов утечки
PSUB, а также мощности, потребляемой при протекании тока утечки затвора PGATE.
Подпороговый ток ISUB играет наиболее важную роль в ИМС, изготовленных
по нормам ниже 90 нм, а ток утечки затвора IGATE имеет тенденцию быстрого роста
с уменьшением топологических размеров, и требуется применение специальных
мер для его учета и нейтрализации.
Таким образом, анализ процессов, происходящих в КМОП ИМС при переходе
на технологии глубокого субмикрона, позволяет сделать следующие основные выводы.
1. Повышение плотности упаковки наряду с увеличением количества логиче-
ских элементов в схеме приводит к росту величины суммарной (эквивалент-
ной) емкости переключения, что вызывает в итоге рост общей мощности,
потребляемой при переключении ИМС.
2. Такие же явления происходят и при росте тактовой рабочей частоты ИМС.
3. Снижая напряжение питания, разработчик может уменьшить мощность по-
требления, но при этом пропорционально падает производительность ИМС.
4. Снижение порогового напряжения МОП-транзисторов с известными техно-
логическими приемами все равно неизбежно приводит к экспоненциальному
росту численных значений подпороговых токов утечки, и в итоге – к увели-
чению потребляемой мощности.
5. Уменьшение толщины подзатворного диэлектрика, обусловленное особен-
ностями субмикронной технологии, приводит к увеличению численного
значения величины тока включения ION, что вызывает экспоненциальный
рост тока утечки затвора, и в итоге также содействует увеличению потребля-
емой мощности субмикронной ИМС.
2.4.2. Анализ токов, протекающих в субмикронном МОП-транзисторе
На рис. 2.16 изображена стандартная конструкция субмикронного МОП-тран-
зистора с указанием возможных схем циркуляции токов утечки в его активных и
пассивных полупроводниковых областях [9].
В закрытом состоянии в МОП-транзисторе одновременно протекают следую-
щие типы: подпороговый ток ISUB, туннельный ток затвора IGATE, ток прокола сток-
исток Ipunch и токи утечки p-n-перехода IJUNC + IGIDL + IBTBT.
Когда канал открыт, в структуре транзистора протекают следующие токи:
туннельный ток затвора Igate, токи утечки p-n-перехода Ijunction + IGIDL + IBTBT и ток
инжекции горячих носителей IHCI.
Кроме того, при использовании структур, изготовленных по технологическим
нормам, при которых длина канала L < 7 нм, возникает еще и дополнительный
туннельный ток сток-исток Isd,tunn (рис. 2.17).
Представленные на рис. 2.16 токи второго порядкаIGIDL и IGISL являются физиче-
ским следствием действия соответствующих эффектов GIDL и GISL (Gate Induced
Drain (Source) Leakage – ток утечки, индуцированный затвором/истоком).
GIDL эффект способствует генерации нежелательного тока в транзисторе с ко-
ротким каналом, который возникает при повышенных напряжениях на затворе
в выключенном состоянии транзистора. GIDL эффект – это результат влияния
физических процессов, происходящих в области глубокого обеднения. Этот эффект
наблюдается в затворе при высоких значениях напряжений смещений (отрицательных
для FET транзисторов n-типа и положительных для FET транзисторов p-типа). Эта
обедненная область приводит к искривлению зонной структуры, что, в свою очередь,
создает условия для туннелирования носителей из одной зоны в другую, что и приво-
дит к появлению этого дополнительного тока. GIDL эффект существенно ухудшает
характеристики ИМС, особенно ИМС энергонезависимой памяти, в том числе FLASH
EEPROM, которые широко используются в современных мобильных применениях.
Кроме токов IGIDL и IGISL к току канала IC добавляются токи переходов – Ijbs и Ijbd,
ток ударной ионизации III, (является существенным только в режиме насыщения).
Следует отметить, что к току III в режиме насыщения добавляется также и ток под-
ложки. В общем случае – туннельный ток затвора субмикронного транзистора
можно разделить на три составляющие – Igs, Igb и Igd, которые, соответственно,
являются токами от затвора к истоку, подложке и стоку.
Таким образом, результирующие токи, протекающие в субмикронном МОП-
транзисторе, можно описать системой следующих выражений [3]:
см. уравнение в книге (2.5)
Рис. 2.18 иллюстрирует классическую зависимость тока стока ID от напряжения
на затворе Vgs n-канального МОП-транзистора в линейном режиме и в режиме на-
сыщения.
Состояние OFF (выключен) определяется величиной тока IOFF, а состояние ON
(включен) – величиной тока ION, численное значение которого можно определить
из системы уравнений:
см. уравнение в книге (2.6)
см. уравнение в книге (2.7)
Численное значение тока IOFF обычно невелико по сравнению с численными
значениями подпорогового тока и токов переходов (ток затвора незначителен по
сравнению с током IOFF для приборов, изготовленных по технологии 65 нм). Так, при
значениях Vgs = 0,0 В, Vds = 1,2 В и Vbs = 0,0 В величины токов Igb, Igs, Ijbs и III равны
нулю. В этом случае справедлива следующая система уравнений:
см. уравнение в книге (2.8)
Численные значения величины подпорогового тока ISUB и токов перехода IJUNC
рассчитываются из выражений:
см. уравнение в книге (2.9)
см. уравнение в книге (2.10)
Обычно в схемотехнических расчетах предполагается, что при Vgs = 0 В числен-
ное значение тока IGIDL невелико. Необходимое для расчета выражение величины
тока затвора можно записать в следующем виде:
см. уравнение в книге (2.11)
Тогда численное значение величины тока GIDL может определяться как:
см. уравнение в книге (2.12)
где величины тока перехода Ijbd и тока затвора Igd предполагаются незначительными
по сравнению с током IGIDL.
2.4.3. Физические причины возникновения токов утечки в субмикронных
кремниевых транзисторах
Классический МОП-транзистор, изготовленный по стандартной технологии, от-
личной от технологии глубокого субмикрона, имеет конструкцию, представленную
на рис. 2.19.
Разработчики современных КМОП-микросхем, хорошо знакомые с надежной
и опробованной конструкцией МОП-транзистора, при разработке новых проектов
ИМС с повышенной функциональной сложностью стараются использовать свой
предыдущий опыт, переходя на субмикронные проектные нормы. При этом они
используют следующие апробированные ими в своей практической деятельности
конструктивно-технологические решения:
– снижение толщины подзатворного диэлектрика, которое, с одной стороны,
приводит к положительному эффекту возрастания тока включения ION, но,
с другой, приводит к возникновению туннельного тока затвора в силу из-
ложенных нами ранее причин физического характера;
– применение слаболегированной области стока (LDD), которое снижает ток
инжекции горячих носителей;
– введение конструктивных изменений МОП-транзистора – создание ореола
(HALO) в области стока и истока, что уменьшает нежелательный, но харак-
терный для субмикрона короткоканальный эффект;
– специальным образом реализованное вертикальное распределение примеси,
которое, с одной стороны, уменьшает коротко-канальный эффект, повышает
напряжение прокола, позволяет получить заданное значение порогового
напряжения VTH, однако при высоком уровне легирования приводит к воз-
никновению нежелательных токов утечки IGIDL и IBTBT.
В последние годы ведущие компании – производители субмикронных ИМС
перешли на использование целого ряда новых конструкций МОП-транзисторов, в
которых для создания области подзатворного диэлектрика используется окисел с вы-
сокой диэлектрической проницаемостью – т.н. «high-k»-диэлектрик, как правило на
основе гафния (Hf). Структура такого прибора изображена на рис. 2.20.
Эта технология позволяет устранить основные вышеперечисленные недостатки
традиционной конструкции за счет следующих решений:
– применение «high-k» диэлектрика дает возможность увеличить ток включения
ION без возникновения туннельного тока затвора;
– специальным образом рассчитанные и реализованные распределения при-
месей в различных областях прибора позволяют значительно снизить токи
утечки IGIDL и IBTBT, а также практически исключить обратный ток p-n-перехо-
да IJUNC.
– использование новых, ранее неизвестных высокотехнологичных материалов
и технологических методов их осаждения позволяет существенно уменьшить
вероятность пробоя.
Таким образом, из всех видов токов утечки, при создании новых субмикронных
приборов, разработчику следует учитывать только подпороговый ток ISUB, что задачу
проектирования упрощает, не требует использования новых пакетов САПР и более
глубокого понимания физической сущности процессов, происходящих в МОП-
транзисторе с уменьшенными линейными размерами элементов и уменьшенными
объемами активных областей полупроводниковой структуры транзистора.
Предлагаемая вниманию читателя книга ориентирована в первую очередь на
студентов, преподавателей, магистрантов, инженерно-технических работников,
специализирующихся в области микроэлектроники и ее многочисленных прило-
жений. Кроме того, материалы книги могут быть полезны ученым, специалистам
в области разработки, организации производства и эксплуатации радиоэлектронных
устройств и систем бытового, промышленного и специального (космического и
военного) назначения. Фактически материалы книги представляют собой прак-
тическое руководство (Handbook) по проектированию современных кремниевых
субмикронных цифровых микросхем и систем на кристалле.
На момент выхода этой книги имеется достаточно много аналогичных книг (учеб-
ников и методических пособий), опубликованных в ведущих зарубежных издатель-
ствах. Так, например: «Handbook of Digital CMOS Technology, and System» Abbas Karim;
« Handbook of Digital Technology for High Speed Design» автора Тома Гранберга; «Design
Techniques for High-Frequency CMOS Integrated Circuits: From 10 GHz To 100 GHz»
автора Zhiming Deng; « High-Speed Digital System Design. Art, Science and Experience»
авторы А.И. Белоус, В.А. Солодуха; «Space Microelectronics Volume 2: Integrated Circuit
Design for Space Applications» авторы А.И. Белоус, В.А. Солодуха, С.В. Шведов. По
отдельным аспектам этого направления имеется достаточно много и отечественных
изданий: «Электроника» авторов В.И. Лачин, Н.С. Савелов; «Конструктивно-тех-
нологические особенности субмикронных МОП-транзисторов» Г.Я. Красникова;
«Основы силовой электроники» А.И. Белоус, В.А. Солодуха, С.А. Ефименко, В.А. Пи-
липенко; «Космическая электроника» А.И. Белоус, В.А. Солодуха, С.В. Шведов;
«Основы схемотехники микроэлектронных устройств» А.И. Белоус, В.А. Емельянов,
А.С. Турцевич; «Цифровая схемотехника» Е.П. Угрюмов и др.
В этих книгах на хорошем уровне детально рассматриваются различные частные
аспекты комплексной проблемы проектирования и организации производства ин-
тегральных схем. Еще одним полезным источником информации являются статьи
в наиболее популярных специализированных периодических научно-технических
журналах – это достаточно общедоступный источник информации, но, как извест-
но, журнальная статья также обычно посвящена только одной и достаточно узкой
технической проблеме.
Авторы сами много лет читают лекции российским и белорусским студентам и хо-
рошо понимают остроту этой проблемы как для студентов, так и для преподавателей.
Конечно, всегда «под рукой» есть интернет, где можно оперативно найти необ-
ходимую информацию, но здесь «беда» в том, что эта актуальная информация – как
правило – на английском языке.
Образно говоря, отечественные студенты и инженеры, специализирующиеся в об-
ласти микроэлектроники и ее приложений, могут получить из этих книг, статей и
социальных сетей детальное и качественное описание отдельных «деревьев», но им
приходится прилагать значительные усилия, чтобы увидеть общую картину «леса».
Поэтому авторы поставили перед собой достаточно амбициозную задачу – соз-
дать целостную картину такого «микроэлектронного леса», состоящего из отдельных
«деревьев» (глав). В каждой из вошедших в книгу 14 глав детально и последовательно
рассмотрены основные этапы (направления) создания современной микросхемы – от
детального описания физических механизмов работы базового транзистора, описа-
ния конструктивно-технологических и схемотехнических особенностей до базовых
библиотек, маршрутов проектирования, инновационных технологий микромонтажа
микросхем и систем на кристалле, методов проектирования кибербезопасных микро-
схем, систем на кристалле и заканчивая «деревом» – главой, посвященной анализу
состояния, проблемам и перспективам развития современной микроэлектроники.
При этом авторы руководствовались следующими принципами построения
материалов глав, которые было достаточно просто сформулировать, но оказалось
достаточно тяжело выполнить в процессе написания книги:
1. Чтобы стать достаточно популярным изданием среди широкого круга чи-
тателей (инженеров и студентов), книга должна выполнять одновременно
интегральные функции и классического учебника, и краткого справочника,
да и просто увлекательной книги.
2. В книге должен быть представлен достаточно объемный справочный мате-
риал, но в отличие от классических учебников с изобилием формул, матема-
тических выражений, попытаться максимально простым языком изложить
как основные теоретические аспекты исследуемой проблемы, так и основные
методы и средства ее решения. В частности, привести конкретные практи-
ческие примеры проектирования современных микросхем.
3. В книгу должны включаться только те методы, схемотехнические и техно-
логические решения, эффективность которых ранее была подтверждена
практикой их применения.
4. В тексте книги необходимо использовать максимально возможное количество
графического материала, отражающего эффективность различных рабочих
сценариев.
Теоретические основы работы полевых транзисторов
Прежде всего следует подчеркнуть, что каждый разработчик должен хорошо понимать
физику работы базового элемента микросхемы – транзистора. Поэтому в первой вво-
дной главе этой книги изложены теоретические основы работы классических полевых
транзисторов, подробно рассмотрены физические основы работы современных суб-
микронных транзисторов, особенности работы классического полевого транзистора
с длинным каналом (механизмы влияния подложки, математические выражения для
оценки величины допорогового тока и др.), подробно описаны механизмы основных
физических процессов, происходящих в субмикронном транзисторе, в том числе
физические эффекты, влияющие на величину порогового напряжения транзистора
и методы ограничения эффекта сквозного пробоя, а также эффекты возникновения
токов утечки стока МОП-транзистора, обусловленные влиянием его затвора.
Особенности конструктивно-схемотехнического проектирования
В объеме отдельной главы представлены результаты детального анализа особенно-
стей конструктивно-схемотехнического проектирования современных субмикрон-
ных КМОП-микросхем, основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения потребляемой мощности, анализируются физические
взаимосвязи между токами утечки и величиной статической мощности, между то-
ками утечки и величиной динамической мощности, а также пути и методы умень-
шения суммарной величины потребляемой микросхемой мощности.
Здесь же рассмотрены не менее важные вопросы обеспечения надежности
(помехоустойчивости) передачи сигналов в субмикронных КМОП-микросхемах,
а также физические эффекты влияния температуры и технологических разбросов
параметров на технические характеристики кремниевых микросхем. Впервые в оте-
чественной литературе детально проанализирована очень важная для практического
использования взаимосвязь величин разброса параметров технологического про-
цесса изготовления и токов утечки.
Основы схемотехники микроэлектронных устройств
Следует обратить внимание читателей на тот факт, что большой объем материала
(четыре главы) авторами посвящен изложению основ схемотехники современных
микроэлектронных устройств (микросхем и систем на кристалле). Этот факт об-
условлен тем, что наша книга устраняет ряд очевидных для специалистов в этой
сфере «пробелов» в большом объеме существующей научной и научно-технической
литературы по вопросам анализа особенностей работы, методам проектирования и
основам практического применения цифровых микросхем в составе современных
микроэлектронных устройств. Здесь представлен большой набор эффективных
схемотехнических решений базовых элементов для реализации требований, предъ-
являемых к современным сложнофункциональным, высокопроизводительным и
надежным микроэлектронным устройствам.
Эта тема заслуживает более подробного пояснения.
Как известно, процесс создания любой цифровой микросхемы состоит из двух
основных взаимосвязанных этапов: логического проектирования, в ходе которого
определяется логическая организация (архитектура), система команд, интерфейс,
структура устройств управления и обработки данных, включая временную диаграм-
му работы, и схемотехнического проектирования, включающего в себя совокупность
задач выбора технологического базиса, преобразования логических схем в электри-
ческие схемы на транзисторном уровне, выбора схемотехнических решений базовых
элементов, способов синхронизации, проектирования цепей питания, устройств
защиты от внешних и внутренних помех, зарядов статического электричества и т.д.
Если методология и пути решения задач этапа логического проектирования доста-
точно широко рассмотрены в многочисленных зарубежных и отечественных издани-
ях, то с этапом схемотехнического проектирования, к сожалению, дело обстоит иначе.
Так, в современной многочисленной учебной и научно-технической литературе
детально рассмотрены методы построения различных функциональных узлов ком-
бинационного (дешифраторы, мультиплексоры, демультиплексоры, сумматоры,
умножители и др.) и последовательного типа – автоматы с памятью (триггерные
устройства, регистры, счетчики и др.), рассмотрены различные методики и средства
их автоматизированного проектирования.
При этом эти узлы и блоки представляются на уровне «квадратиков», описыва-
емых на языке булевой алгебры («И», «НЕ», «И-НЕ», «ИЛИ-НЕ» и т.п.) или в виде
условно-графических обозначений (D-триггер, R-S-триггер, DV-триггер и т.п.).
Конечно, эта процедура является обязательным и неотъемлемым начальным
этапом сквозного процесса проектирования любого микроэлектронного устройства.
Однако как разработчик, так и конечный пользователь микроэлектронного устрой-
ства должны понимать, что находится «внутри» этих блоков и узлов. Разработчику
это необходимо, чтобы путем выбора соответствующих элементов (транзисторов) и
их связей обеспечить требуемые значения электрических и динамических параме-
тров проектируемого устройства. Пользователю или специалисту по эксплуатации
этого микроэлектронного устройства необходимо знать «начинку» этих блоков,
чтобы понимать особенности функционирования конкретного микроэлектронного
устройства в различных режимах его эксплуатации.
Ведь даже структура такого простейшего «кирпичика» – устройства внутренней
памяти микросхемы – D-триггера, может быть реализована десятками различных
схемотехнических вариантов соединений между собой составляющих его транзисто-
ров. А современный студент должен ясно понимать, как из этого синтезированного
блока (набора «квадратиков») «получается» топология соответствующего участка
полупроводникового кристалла микросхемы, где размещение транзисторов на
поверхности кристалла за счет организации соответствующих связей и межсоеди-
нений этих транзисторов между собой и с другими блоками позволяет реализовать
заданный алгоритм функционирования блока (узла).
Но ведь этот D-триггер может быть реализован по различным технологиям –
КМОП, БиКМОП, биполярный (ТТЛШ,ЭЛС, И2Л), каждая из которых имеет свои
«нюансы» – так появились эти четыре «схемотехнические» главы.
В этих «схемотехнических» четырех главах предлагаемой книги и решается
такая комплексная задача – для основных базовых блоков современных микро-
электронных устройств приводятся многочисленные примеры их схемотехниче-
ской реализации на уровне транзисторов и их взаимосвязей. Показано, например,
что тот же простейший D-триггер в зависимости от его схемотехнической реали-
зации будет обеспечивать различные, нужные разработчику численные значения
быстродействия, нагрузочной способности, помехоустойчивости, мощности по-
требления и т.д.
Дополнительной особенностью этих четырех «схемотехнических» глав книги
является детальное описание различного рода устройств (элементов) согласова-
ния – входных и выходных, которые обеспечивают электрическое и временное
согласование при работе микросхемы в конечном радиоэлектронном устройстве,
а также приведенные здесь методы и схемотехнические решения всегда актуальной
проблемы снижения энергопотребления современных микросхем.
Побудительным мотивом авторов к написанию этих «схемотехнических» глав
явилось желание помочь широкому кругу студентов, преподавателей, инженеров,
специализирующихся в области проектирования и эксплуатации различных микро-
электронных устройств, понять физические механизмы протекания процессов, проис-
ходящих внутри этих «кирпичиков», из которых строятся современные микросхемы и
системы на кристалле. Ведь именно схемотехнические решения базовых элементов
микросхем определяют в конечном итоге численные значения электрических, стати-
ческих и динамических характеристик, потребляемой мощности, быстродействия,
помехоустойчивости и даже площади кристалла микросхемы.
В этой связи полезно будет вспомнить ряд основных «классических» изданий по
данной тематике, написанных много лет назад, но которые до сих пор можно увидеть
на рабочих местах современных инженеров «по электронике» и в книжных магазинах.
Наиболее близкое к обсуждаемой здесь теме и широко известное студентам
издание, монография «Искусство схемотехники» – классический учебник по
цифровой и аналоговой схемотехнике, была написана американскими учеными-
практиками Paul Harowitz из Harvard University и Winfield Hill из Rowland Institute for
Science, Cambridge, Massachusetts, первое английское издание (Cambridge University
Press) вышло в 1980 г. и впоследствии выдержало десятки изданий, и даже сегодня
пользуется спросом у студентов.
Этот ажиотаж вокруг книги американских специалистов и ее популярность до
сих пор среди широкого круга читателей объясняется, с одной стороны, широтой
охвата предметной области – основ конструирования радиоэлектронных схем, об-
ширной справочной информацией по элементной базе («кирпичикам», из которых
состояли радиоэлектронные устройства на момент написания книги), а во-вторых,
в отличие от классических учебников с изобилием математических выкладок и
физических формул, авторы простым языком, на большом количестве понятных
практических примеров изложили все основные (на то время) аспекты конструи-
рования радиоэлектронных устройств, на уровне, доступном для понимания даже
«слабо подготовленными» читателями.
За свою необычайную для такого ряда изданий популярность среди студентов
и инженеров по электронике книга получила в 90-х годах прошлого века вполне
заслуженное неофициальное звание – «библия электроники».
Очевидно, что за прошедшие с момента написания этой книги более 40 (!) лет
элементная база микросхем, радиоэлектронных устройств и систем, подчиняясь из-
вестному закону Мура, изменилась принципиально. Те самые «кирпичики», блестяще
описанные в этой «библии электроники», давно уже вошли в состав более крупных
«строительных блоков» (IP-блоки или «Intellectual properties»), из которых «собирают-
ся» современные микросхемы и системы на кристалле, появились и новые элементы,
которые раньше просто нельзя было реализовать технологически, появились базовые
элементы, работающие на совершенно новых физических принципах и механизмах.
Основное достоинство предлагаемой авторами книги и заключается в деталь-
ном описании принципов работы и правил применения этих современных базовых
элементов в составе микроэлектронных устройств. Например, элементов, реализо-
ванных по современной биполярно-полевой технологии (БиКМОП или BiCMOS),
на момент выхода последнего англоязычного издания «библии» просто не было, то
же самое можно сказать и о микромощной КМОП-элементной базе.
До сих пор в учебных курсах многих вузов также используется книга авторов
Титце У., Шенк К. «Полупроводниковая схемотехника: справочное руководство».
Пер. с нем. Halbleiter – Schaltungstechnik/ под ред. А.Г. Алексенко. – М.: Мир, 1982.
В Германии и в России эта книга выдержала более двадцати изданий. Хотя в этой
книге рассматриваются всего лишь структуры простейших полупроводниковых
элементов, которые сегодня практически не используются в микроэлектронных
устройствах (за исключением элементов силовой электроники, детально исследо-
ванных в той книге). Тем не менее очередные русскоязычные версии этого справочного руководства до сих пор периодически выпускаются издательствами, в том
числе российскими, и пользуются спросом у специалистов и студентов, поскольку
в продаже до сих пор отсутствовали более «современные» издания.
Сегодня на книжных рынках США, Англии и Европы присутствует и ряд других
книг, посвященных схемотехнике современных микроэлектронных устройств, однако
большинство из них рассматривают только отдельные составные части комплекс-
ной проблемы проектирования и содержат описания частных технологий (методы
снижения рассматриваемой мощности, повышения производительности, способы
моделирования, защиты от паразитных эффектов и т.д.) применительно к конкрет-
ным технологическим базисам – КМОП, биполярным, БИКМОП, КНИ (SOI) и др.
Радиационная стойкость микроэлектронных устройств.
В последнее время существенно усилились требования к радиационной стойкости
микросхем, предназначенных для использования в военной и космической технике.
Поэтому авторы включили в книгу специальную главу, посвященную особенностям
проектирования радиационно-стойких микросхем на основе КНС и КНИ-структур,
в которой детально рассмотрены физические явления, происходящие в процессе
воздействия ионизирующего излучения на кремний и двуокись кремния: механизмы
образования радиационных дефектов и их кластеров, воздействие излучений на свой-
ства границы раздела Si/SiO2, физические механизмы воздействия ионизирующих
излучений на диэлектрические слои, особенности дефектообразования в кремнии
(и поликремнии) при облучении гамма-квантами, радиационные изменения в «скры-
том» диэлектрике КНИ-структур. Нами здесь детально рассмотрены и физические
явления в МОП-транзисторах на КНИ-подложке в условиях воздействия ионизирующих
излучений: единичные «сбои», единичные «защелкивания» (тиристорные эффекты),
единичное «выгорание», пробой затвора, а также так называемые эффекты полной
дозы. Достоинством этой главы является тот факт, что здесь мы дополнительно пред-
ставили описание конкретных топологических решений и результаты статистиче-
ского анализа наших конкретных экспериментальных исследований библиотечных
элементов КНИ-микросхем (резисторы, диоды, конденсаторы и транзисторы).
Библиотеки проектирования субмикронных микросхем
В рамках еще одной отдельной «учебной» главы представлен состав, основные
правила разработки и особенности применения библиотек проектирования суб-
микронных микросхем, которые в среде разработчиков называют «дизайн-китами»
или PDK (от англ. Process Design Kits).
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry – ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным связующим
звеном между разработчиками микросхем и их изготовителями. В этой главе подробно
рассматривается типовой маршрут процесса разработки и типовая структура PDK,
минимальный состав базовой библиотеки и минимальный перечень стандартных
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, типовые информационные файлы библиотеки проектирования, а также при-
водится описание конкретного учебного (образовательного) PDK компании Synopsys.
Маршруты проектирования субмикронных микросхем
Эта глава посвящена изучению маршрутов проектирования современных субми-
кронных микросхем. Здесь рассмотрены особенности выбора конкретного маршру-
та проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута – системного, функционального и физи-
ческого проектирования, финишной аттестации проекта. Подробно рассматри-
ваются особенности проектирования микроэлектронных изделий более высокого
уровня сложности – систем на кристалле: тенденции развития, детализированные
маршруты проектирования, методологии проектирования, специфические осо-
бенности этапа системного проектирования систем на кристалле, базовый состав
средств САПР для системного уровня. Для «закрепления» изученного материала
будут приведены с авторскими комментариями понятные практические примеры
выполнения процесса моделирования системы на кристалле, описанные в среде
моделирования Cadance Incivise.
Основы логического проектирования КМОП-микросхем с пониженным
энергопотреблением
Глава посвящена рассмотрению особенностей логического проектирования КМОП-
микросхем с пониженным энергопотреблением. Особенности развития современ-
ных субмикронных технологий заставляют разработчиков микросхем искать все
новые методы и способы проектирования, направленные на снижение величины
потребляемой мощности, обусловленной токами утечки, значение и вклад которых
существенно возрастает с уменьшением проектных норм. В этой главе рассматри-
ваются новые методы логического проектирования КМОП-микросхем с пони-
женным потреблением, основанные на использовании математического аппарата
вероятностной оценки различных вариантов оптимизации по прогнозируемой так
называемой переключательной активности основных блоков (узлов) проектируемой
микросхемы. Представлены основные этапы такого логического проектирования –
от выбора требуемого элементного логического базиса, логического синтеза в этом
выбранном базисе, процедуры оптимизации двухуровневых логических схем, опти-
мизации многоуровневых логических схем, построенных как на двухвходовых, так и
на многовходовых логических вентилях, и завершая процедурами «технологическо-
го отражения» и оценки энергопотребления спроектированной (синтезированной)
микросхемы как на логическом, так и схемотехническом уровнях.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
Основы проектирования кибербезопасных микроэлектронных устройств
Как известно, в течение последнего десятилетия в мире произошла эволюция (из-
менение) традиционной парадигмы проектирования микросхем, обусловленная
техническим феноменом возможности появления в микросхемах встроенных
«кем-то» разнообразных аппаратных троянов.
Эти трояны могут выполнять по команде своего «хозяина» самые разные не-
санкционированные и скрытые от разработчика аппаратуры функции: передавать
«хозяину» любую секретную информацию, изменять режимы функционирова-
ния, электрические режимы работы микросхемы – вплоть до ее отказа. Попадая
на платы электронных блоков электронной аппаратуры, компьютеров, систем
управления высокоточным оружием, систем энергообеспечения мегаполисов,
систем управления магистральными газопроводами и т.п., эти «заряженные»
микросхемы способны не только организовывать передачу «хозяину» информации,
но и полностью «перехватывать» управление этими объектами – вплоть до при-
ведения их в неработоспособное состояние. В книге «Кибербезопасность объектов
топливно-энергетического комплекса – концепции, методы и средства обеспечения»
(издательство «Инфра-Инженерия», 2020 г.) приведены многочисленные факты
таких «инцидентов» на предприятиях нефтегазовой, энергетической отраслей и
даже на атомных станциях.
В двухтомной технической энциклопедии А.И. Белоус, В.А. Солодуха, С.В. Шве-
дов «Программные и аппаратные трояны – способы внедрения и методы противо-
действия», Техносфера, 2018, рассмотрены типы таких троянов, принципы их
проектирования и функционирования, способы внедрения, методы маскировки,
методы выявления, защиты и противодействия им. В фундаментальной работе
A. Belous, V. Saladukha «Viruses, Hardware and Software Trojans» Springer Nature, 2020,
авторами были описаны эффективные методы проектирования «кибербезопасных»
систем на кристалле.
Проблема заключается в том, что если в современной сложнофункциональной
микросхеме внедренный троян хотя и очень сложно (и очень дорого!), но можно
обнаружить, то в современных системах на кристалле найти его среди миллионов
похожих элементов практически невозможно.
В вышедшей в издательстве Springer вышеупомянутой книге мы рассмотрели
ряд концепций и методов проектирования «кибербезопасных» микросхем и систем
на кристалле – когда даже внедренный троян «изолируется», не влияет на работу
микроэлектронного устройства и не может передавать «хозяину» информацию. Та-
ким образом, авторы надеются изменить сложившуюся практику, когда актуальная
зарубежная техническая литература издается в России в переводе с английского
языка только через несколько лет после появления на мировом книжном рынке.
Здесь, в этой главе, фактически впервые в отечественной научно-технической
литературе нами детально в доступной студенту форме изложены теоретические
основы проектирования кибербезопасных (в отечественной терминологии – до-
веренных) микросхем и систем на кристалле, приведены результаты критического
анализа стандартных типовых маршрутов проектирования микросхем на предмет
возможных атак злоумышленников на каждом этапе (шаге) процесса такого «стан-
дартного» проектирования.
В отдельном разделе этой главы детально рассмотрены также достаточно эф-
фективные программно-аппаратные методы противодействия аппаратным троянам
в микросхемах (способы защиты данных от несанкционированного считывания,
защищенные архитектуры на RTL-уровнях, реконфигурируемые архитектуры
микросхем и систем на кристалле, а также «репликация» и другие методы защиты.
Системы управления качеством изготовления микросхем
Как известно, спроектированная разработчиком микросхема затем обычно переда-
ется на полупроводниковую фабрику, для изготовления опытных (эксперименталь-
ных) образцов. Мировая практика за последнее десятилетие показывает, что только
примерно 40% спроектированных микросхем после изготовления соответствуют
исходной спецификации (техническому заданию), поэтому получить полностью
соответствующие заданию изделия, да еще с «плановым» процентом выхода годных,
иногда удается только после выполнения целого ряда последовательных итераций
(корректировок). Для того чтобы повысить эффективность и сократить сроки
анализа и выявления причин недостижения заданных характеристик или процен-
та выхода годных спроектированной микросхемы, в технологическом маршруте
часто используются специальные тестовые структуры, размещаемые на кристалле
(пластине) спроектированной микросхемы. Понимание физических механизмов
отказов микросхем необходимо не только для правильного выбора конструктивных
решений микросхемы с учетом допустимых и критичных уровней плотности тока
в активных полупроводниковых структурах и межсоединениях, напряженности
электрического поля в диэлектрических слоях, но это необходимо и для разработки
соответствующих мероприятий по выявлению и отбраковке потенциально нена-
дежных микросхем на различных стадиях серийного производства.
В этой главе будут рассмотрены основные принципы формирования таких
«встраиваемых» в кристалл (или пластину) полупроводниковых тестовых структур,
определение их перечня и функций, основы пооперационного прогнозирования
надежности спроектированной микросхемы по результатам статистической обра-
ботки численных значений измеренных параметров таких тестовых структур. Здесь
представлены и пояснены также математические модели, связывающие получен-
ное статистическое распределение значений технических параметров микросхем
с конкретными показателями надежности, приведены конкретные практические
примеры оптимизации технологических процессов с помощью специальных те-
стовых пластин.
Современное состояние и перспективы развития микроэлектроники
Эта глава будет посвящена анализу основных тенденций развития, проблемам и угрозам
современной микроэлектроники. Здесь на основе использования методов форсайта,
как инструмента долгосрочного прогнозирования научно-технического развития,
определены тенденции и основные тематические направления развития современ-
ной микроэлектроники, рассмотрена динамика изменения состава используемых в
субмикронных технологиях новых веществ, компонентов и материалов, обосновано
появление новых «движущих сил» развития микроэлектроники (драйверы развития),
проанализированы некоторые важные, ранее не исследованные в отечественной
научно-технической печати особенности экономики субмикронного производства.
Среди проявляющихся технологических угроз особое внимание уделено усилению
деструктивного действия известного эффекта «убийцы процента выхода годных»
(Yield Killer).
Рассмотрено состояние и основные направления развития космической микро-
электроники, радиофотоники, квантовой микроэлектроники, состояние дел и
перспективы развития инновационной технологии FinFET показано на конкретных
примерах из опыта китайской полупроводниковой индустрии.
Корпусирование микроэлектронных устройств
В заключительной главе представлен анализ основных тенденций, перспектив и
конкретных конструктивно-технологических решений, используемых в процессе
корпусирования (микромонтажа) микроэлектронных устройств (микросхем, систем
на кристалле, систем на пластине) различного назначения: это технологии BGA
сборки кристаллов, WLP-сборки на пластине, TSV – трехмерной (3D) сборки,
особенности сборки 3D-изделий на основе технологии «flip-chip», маршруты и
технологии изготовления интерпоузеров.
В рамках отдельных параграфов здесь также будут рассмотрены конструкции и
технологии изготовления специализированных радиационно-защитных конструк-
ций корпусов для микросхем космического и военного назначения.
Далее во Введении представлена краткая аннотация каждой из вышеперечислен-
ных глав этой книги.
В основу книги положены материалы семинаров лекционных курсов, много лет чи-
таемых авторами в российских и белорусских вузах и академических институтах для
студентов, аспирантов, магистрантов и преподавателей следующих специальностей:
5507002 «Электроника и микроэлектроника»; 551102 «Проектирование и технология
электронных средств»; 5515002 «Приборостроение»; 5528002 «Информатика и вычис-
лительная техника»; 2000003 «Электронная техника, радиотехника и связь»; 2100003
«Автоматика и управление» и др.
Кроме того, использованы результаты наших собственных исследований, опу-
бликованных ранее в монографиях (в том числе за рубежом), патентах и статьях, а
также результаты своей практической деятельности в области проектирования и
применения микроэлектронных устройств.
Благодарности
Авторы выражают благодарность коллегам, активно участвовавшим в подготовке
и обсуждении материалов книги, критические замечания, советы и дополнения
которых способствовали улучшению как структуры книги, так и излагаемого в ней
материала, – Борисенко В.Е., Бондаренко В.П., Стемпицкому В.Р., Силину А.В.,
Лынькову Л.М.
Особую благодарность авторы выражают коллегам, предоставившим нам ори-
гинальные материалы собственных теоретических и практических исследований по
тематике этой книги, включение которых в состав книги в значительной степени
усилило практическую направленность работы: Бибило П.Н., Черемисинову Л.Д.,
Петлицкому А.Н., Петлицкой Т.В. и др.
Авторы выражают благодарность рецензенту – академику НАН Беларуси,
иностранному избранному академику АН Российской Федерации Лабунову В.А.,
конкретные замечания и предложения которого в значительной степени способ-
ствовали формированию окончательного облика предлагаемой читателю книги.
Авторы также выражают благодарность Антипенко О.А. за качественное выпол-
нение большого объема работ по техническому оформлению рукописи этой книги.
Введение
Для достижения поставленных в предисловии целей авторами была принята сле-
дующая последовательность изложения материала.
В первой главе изложены теоретические основы работы полевых транзисторов –
базовых элементов современных массовых микросхем. Вначале кратко рассмотрены
физические основы работы субмикронных транзисторов (типовая структура, об-
ласть объединения, оценка величины накопленного заряда в слое инверсии, расчет
толщины инверсионного слоя). Затем более детально рассмотрены особенности
работы классического полевого транзистора с длинным каналом (механизмы вли-
яния подложки, математические выражения для оценки величины допорогового
тока и др.). В заключительной части главы приведены результаты качественного
анализа основных физических процессов, происходящих в субмикронном тран-
зисторе, в том числе подробно рассмотрены основные физические эффекты, вли-
яющие на величину порогового напряжения транзистора, и методы ограничения
эффекта сквозного пробоя, а также эффекты возникновения токов утечки стока
МОП-транзистора, обусловленные влиянием его затвора.
Вторая глава посвящена детальному анализу особенностей конструктивно-схе-
мотехнического проектирования современных субмикронных КМОП-микросхем.
Здесь рассматриваются основные проблемы и тенденции развития кремниевых
микросхем, пути уменьшения величины энергопотребления микросхем, анализи-
руются физические взаимосвязи между токами утечки и величиной статической
мощности, между токами утечки и величиной динамической мощности, а также
пути и методы уменьшения суммарной величины потребляемой мощности. Под-
робно рассмотрены физические причины возникновения этих токов утечки, а
именно: подпорогового тока утечки, туннельного тока затвора и тока выключения
субмикронного полевого транзистора, а также основные методы уменьшения общей
величины потреблений мощности. В отдельном разделе рассмотрены особенности
проектирования субмикронных аналоговых и цифро-аналоговых микросхем.
Отдельный раздел главы посвящен анализу исключительно важной для прак-
тического применения проблемы снижения динамической мощности потребления
субмикронных КМОП-микросхем. Здесь же рассмотрен не менее важный вопрос
обеспечения надежности (помехоустойчивости) передачи сигналов в субмикрон-
ных КМОП-микросхемах (использование специальных библиотек и правил про-
ектирования, использование встроенных на кристалле двух источников питающих
напряжений и др.).
Детально рассмотрены физические эффекты влияния температуры и техно-
логических разбросов параметров на технические характеристики кремниевых
микросхем. Впервые в отечественной литературе детально проанализирована вза-
имосвязь величин разброса параметров технологических процесса изготовления
и токов утечки.
Завершает главу анализ основных ограничений, имеющих место при проекти-
ровании субмикронных КМОП-микросхем с пониженным энергопотреблением:
физические ограничения, конструктивно-технологические ограничения, схемо-
технические ограничения, системотехнические ограничения.
В третьей главе систематизированы и проанализированы основные технические
характеристики современных цифровых микросхем: обобщенная организационная
структура микросхемы, структуры внутренних базовых элементов и элементов со-
гласования (интерфейс), система основных параметров (функциональные, элек-
трические, динамические параметры).
Детально рассмотрены основные варианты схемотехнической реализации ба-
зовых логических элементов цифровых микросхем, влияние дестабилизирующих
факторов на их работоспособность (устойчивость к электрическим и температурным
перегрузкам, к воздействию внешних и внутренних электрических помех, в том
числе – помех по шинам питания и общим шинам.
Завершает эту главу анализ основных паразитных элементов и паразитных
эффектов в цифровых микросхемах (паразитные транзисторы, эффекты «защел-
кивания», эффект Миллера, эффекты «горячих электронов» и др.).
В четвертой главе последовательно и детально рассмотрены все «нюансы» схе-
мотехнических решений цифровых КМОП-микросхем (как систематизированные
по литературным источникам – статьям, патентам, так и разработанные авторами
и апробированные на серийных микросхемах): базовые логические элементы и их
модификации, статические и динамические логические элементы, элементы памяти
(как управляемые уровнем синхросигнала, так и тактируемые фронтом синхросигнала.
Объемная пятая глава посвящена детальному анализу схемотехнических реше-
ний биполярных цифровых микросхем (ТТЛШ, ЭСЛ, И2Л и др.). Столь пристальное
внимание в этой книге к биполярным микросхемам обусловлено тем фактом, что
эти микросхемы, наряду с КМОП-микросхемами, широко используются в совре-
менных электронных системах управления систем вооружений, военной и кос-
мической техники, обладая в большинстве случаев более высокой устойчивостью
к различным ионизирующим излучениям и высокой нагрузочной способностью.
Шестая глава посвящена изучению схемотехнических решений БиКМОП-
микросхем. Как известно, КМОП-схемотехника наиболее удобна для проектиро-
вания быстродействующих малопотребляющих микросхем с высокой степенью
интеграции. Однако с ростом сложности микросхем возникает проблема управления
сравнительно большими суммарными емкостями, образованными емкостями раз-
ветвленных линий межсоединений и емкостями управлений нагрузок на кристалле и
на выходах микросхемы. Показано, что БиКМОП-схемотехника обычно позволяет
обеспечить компромиссное решение этой проблемы.
Представлены систематизированные результаты анализа схемотехнических
решений базовых стандартных логических элементов, элементов памяти, входных
и выходных элементов согласования.
Значительная часть материалов главы посвящена «нестандартным», но высо-
коэффективным, апробированным в серийном производстве, схемотехническим
решениям: входные элементы согласования с преобразованием сигналов, транс-
ляторы уровней с повышенной нагрузочной способностью, с повышенной поме-
хозащищенностью, со встроенной памятью и др.
Аналогично представлены и выходные модифицированные элементы: с форми-
рованием выходных КМОП-уровней, ТТЛ и ЭСЛ-уровней, выходные БиКМОП-
элементы с памятью и многие другие эффективные схемотехнические решения.
Седьмая глава посвящена особенностям проектирования радиационно-стойких
микросхем на основе КНС и КНИ-структур. В начале главы детально рассмотрены
физические явления, происходящие в процессе воздействия ионизирующего из-
лучения на кремний и двуокись кремния: механизмы образования радиационных
дефектов и их кластеров, воздействие излучений на свойства границы раздела
Si/SiO2, физические механизмы воздействия ионизирующих излучений на диэлек-
трические слои, особенности дефектообразования в кремнии (и поликремнии) при
облучении гамма-квантами, радиационные изменения в «скрытом» диэлектрике
КНИ-структур. Детально рассмотрены физические явления в МОП-транзисторах
на КНИ-подложке в условиях воздействия ионизирующих излучений: единичные
«сбои», единичные «защелкивания» (тиристорные эффекты), единичное «вы-
горание», пробой затвора, а также так называемые эффекты полной дозы. Завер-
шает главу статистический анализ конкретных экспериментальных исследований
библиотечных элементов КНИ-микросхем (резисторы, диоды, конденсаторы и
транзисторы).
Восьмая глава предназначена для изучения состава, основных правил разработки
и особенностей применения библиотек проектирования микросхем, которые в среде
разработчиков называют «дизайн-китами» или PDK (от англ. Process Design Kits).
На протяжении последних 10 лет ежегодно в мире разрабатывается около 10 000
проектов по разработке микросхем, в которых задействуется ежегодно сотни тысяч
разработчиков. Поэтому перед многочисленными командами разработчиков микро-
схем всегда стояла проблема унификации и стандартизации подходов к созданию
таких библиотек.
В последнее время в связи с возникновением самостоятельных (независимых от
разработчиков микросхем) полупроводниковых фабрик, занимающихся заказным
серийным производством микросхем (Integrated Ciruits Foundry – ICF), а также
в связи с объективной необходимостью совместного использования стандартных
средств проектирования и «покупных» IP-блоков (Intedectual Properties) от других
компаний, именно библиотеки проектирования (PDK) стали основным связую-
щим звеном между разработчиками микросхем и их изготовителями. В начале этой
главы рассматривается типовой маршрут процесса разработки и типовая структура
PDK, минимальный состав библиотеки и минимальный перечень стандартных
элементов, трансляторов уровней, модели источников тока, входные и выходные
буферы, а также типовые информационные файлы библиотеки проектирования.
Завершает главу раздел, посвященный детализированному описанию конкрет-
ного учебного (образовательного) PDK компании Synopsys.
Девятая глава является логическим продолжением тематики предыдущей гла-
вы и посвящена изучению маршрутов проектирования субмикронных микросхем.
В первой части главы рассмотрены особенности выбора конкретного маршрута
проектирования в зависимости от исходных требований заказчика микросхемы,
содержание основных этапов маршрута: системного, функционального и физиче-
ского проектирования, финишной аттестации проекта.
Затем рассматриваются особенности проектирования микроэлектронных из-
делий более высокого уровня сложности – систем на кристалле: тенденции раз-
вития, маршруты проектирования, методологии проектирования, особенности этапа системного проектирования систем на кристалле, базовый состав средств
САПР для системного уровня.
Завершают главу практические примеры выполнения процесса моделирования
системы на кристалле, описанные в среде моделирования Cadance Incivise.
Глава 10 посвящена рассмотрению особенностей логического проектирова-
ния КМОП-микросхем с пониженным энергопотреблением. Как было показано
в предыдущих главах, особенности развития современных субмикронных техно-
логий заставляют разработчиков микросхем искать все новые методы и способы
проектирования, направленные на снижение величины потребляемой мощности,
обусловленной токами утечки, значение и вклад которых существенно возрастает
с уменьшением проектных норм. В главе 2 такие методы и решения рассматри-
ваются достаточно детально. Но есть и другой (параллельный) путь снижения
энергопотребления – использование специальных методов и подходов еще на
первых этапах логического проектирования микросхемы. В этой главе как раз и
рассматриваются основы логического проектирования КМОП-микросхем с по-
ниженным потреблением. В качестве теоретической основы подхода используется
математический аппарат вероятностной оценки различных вариантов оптимизации
по прогнозируемой «переключательной активности» основных блоков (узлов) про-
ектируемой микросхемы.
Здесь последовательно рассмотрены основные этапы такого логического про-
ектирования – от выбора требуемого элементного логического базиса, логического
синтеза в этом выбранном базисе, процедуры оптимизации двухуровневых логи-
ческих схем, оптимизации многоуровневых логических схем, построенных как на
двухвходовых, так и на многовходовых логических вентилях и завершая процедура-
ми «технологического отражения» и оценки энергопотребления спроектированной
(синтезированной) микросхемы как на логическом, так и схемотехническом уровне.
В конце главы подробно описан соответствующий программно-аппаратный
комплекс логического проектирования микромощных КМОП-микросхем.
В течение последнего десятилетия в мире произошла эволюция (изменение)
традиционной парадигмы проектирования микросхем, обусловленная техниче-
ским феноменом появления в микросхемах встроенных «кем-то» разнообразных
аппаратных троянов.
В главе 11 фактически впервые в отечественной научно-технической литературе
детально изложены основы проектирования кибербезопасных (в отечественной
терминологии – доверенных) микросхем и систем на кристалле.
В начале главы приведены результаты критического анализа типовых маршрутов
проектирования микросхем, рассмотренных ранее в главе 9, на предмет возможных
атак злоумышленников на каждом этапе (шаге) процесса проектирования.
В отдельном разделе детально рассмотрены достаточно эффективные про-
граммно-аппаратные методы противодействия аппаратным троянам в микросхемах
(способы защиты данных от несанкционированного считывания, защищенные ар-
хитектуры на RTL-уровнях, реконфигурируемые архитектуры микросхем и систем
на кристалле, репликация и другие методы защиты. Изучение этих материалов будет
полезно не только разработчикам микросхем, но и разработчикам радиоэлектрон-
ной аппаратуры ответственного назначения.
Специальный раздел главы посвящен уже апробированным зарубежными раз-
работчиками методам проектирования кибербезопасных (доверенных) систем на
кристалле. Прежде всего это описание структуры и модуля безопасности IIPS, орга-
низованного в полном соответствии с уже действующим на Западе и малоизвестном
отечественным разработчикам комплексом стандартов безопасности IEEE-1500.
Рассмотрены модели различных возможных атак и конкретные методы по
устранению их негативных последствий, приводится описание и анализ результа-
тов моделирования «демонстрационной версии» типовой «кибербезопасной SoC»,
методики обнаружения аппаратных троянов в SoC, изготовленных на «сторонних»
фабриках, приведена оценка необходимых аппаратных ресурсов для выявления
троянов и много других интересных вещей.
В конце главы, опять же впервые в отечественной литературе, приведено
детальное описание методики использования известной пока только программи-
стам «песочницы» для защиты от аппаратных троянов в «кибербезопасных SoC»:
основные программные методы перемещения в «песочницу», типовая архитектура
«песочницы», описание типового процесса проектирования такой «защищенной»
SoC, анализ известных из зарубежной литературы практических примеров реали-
зации «песочниц» в современных SoC.
Глава 12 посвящена так называемым встраиваемым тестовым структурам.
В предыдущих главах рассмотрены все основные этапы разработки микросхемы –
от физики работы МОП-транзистора до методов проектирования «защищенных»
систем на кристалле. Далее спроектированное в микроэлектронике изделие
передается на полупроводниковую фабрику для изготовления первой (пилотной)
партии. Еще не факт, что изготовленные на фабрике и полученные разработчиком
для последующего тестирования изделия будут полностью соответствовать требо-
ваниям исходного технического задания и спецификации. Мировая практика за
последнее десятилетие показывает, что только примерно 40% спроектированных
микросхем после изготовления соответствуют исходной спецификации. В итоге
получить «полностью годные» изделия иногда удается только после выполнения
целого ряда интеграций (корректировок). Для того чтобы повысить эффектив-
ность и сократить сроки анализа и выявления причин недостижения заданных
характеристик спроектированной микросхемы, используются специальные
тестовые структуры, размещаемые на кристалле (пластине) спроектированной
микросхемы. Ведь для разработчиков современных микросхем особенно важно
понимание физических механизмов и причин отказов и низкого выхода годных.
Это необходимо не только для правильного выбора конструктивных решений
микросхемы с учетом допустимых и критичных уровней плотности в активных по-
лупроводниковых структурах и межсоединениях, напряженности электрического
поля в диэлектрических слоях, но и для разработки соответствующих мероприятий
по выявлению и отбраковке потенциально ненадежных микросхем на различных
стадиях серийного производства.
Поэтому в главе 12 рассмотрены основные принципы формирования состава
и конструкций «встраиваемых» полупроводниковых тестовых структур, основы
пооперационного прогнозирования надежности спроектированной микросхемы
по результатам обработки численных значений измеренных параметров тестовых
структур. Представлены математические модели, связывающие статистическое
распределение значений технических параметров микросхем с показателями на-
дежности, приведены конкретные примеры такой оптимизации технологических
процессов.
Глава 13 посвящена анализу основных тенденций развития, проблемам и
угрозам современной микроэлектроники. Здесь на основе использования методов
форсайта, как инструмента долгосрочного прогнозирования научно-технического
развития, определены тенденции и основные тематические направления развития
современной микроэлектроники, рассмотрена динамика изменения состава ис-
пользуемых в субмикронных технологиях новых компонентов и материалов, обо-
сновано появление новых «движущих сил» развития микроэлектроники (драйверы
развития), показаны некоторые важные особенности экономики субмикронного
производства. Среди проявляющихся технологических угроз отмечено усиление
деструктивного действия эффекта «убийцы процента выхода годных» (Yield Killer).
Отдельный раздел посвящен анализу состояний дел и перспектив развития
инновационной технологии FinFET на примере китайской полупроводниковой
индустрии.
Рассмотрено кратко состояние и перспективы развития космической электро-
ники, радиофотоники, квантовой микроэлектроники.
Проанализированы причины изменения (эволюции) классической парадигмы
проектирования микросхем и связанные с этим проблемы обеспечения кибербе-
зопасности (достоверности) микросхем ответственного назначения.
В заключительной главе 14 представлен анализ основных тенденций, перспектив
и конкретных технических решений, используемых для решения задач корпусиро-
вания (микромонтажа) микроэлектронных устройств различного назначения: это
технологии BGA сборки кристаллов, WLP-сборки на пластине, TSV-трехмерной
(3D) сборки, особенности сборки 3D изделий на основе технологии «flip-chip».
В рамках отдельных параграфов здесь рассмотрены конструкции и технологии
изготовления специализированных радиационно-защитных конструкций корпусов
микросхем космического и военного назначения.
ГЛАВА 1. ФИЗИЧЕСКИЕ ОСНОВЫ РАБОТЫ ПОЛЕВЫХ ТРАНЗИСТОРОВ
1.1. Физические основы работы субмикронных
МОП-транзисторов
Настоящая глава посвящена некоторым фундаментальным вопросам физики рабо-
ты КМОП-полевых транзисторов с малыми геометрическими размерами. В данном
разделе будет показано, что многие физические явления, которые отсутствуют в из-
вестных микроэлектронных приборах с «большими» проектными нормами, прояв-
ляются только в субмикронных микросхемах и существенно влияют на принципы
их работы и величину потребляемой мощности [1]. Рассмотрим более подробно
как эти явления, так и известные из литературы способы борьбы с их нежелатель-
ными проявлениями. В начале этой главы мы рассмотрим классическую структуру
металл-окисел-полупроводник (МОП), приведем аналитические выражения для
напряжения порога включения МОП-транзистора, глубины области обеднения,
величины заряда в инверсионном слое и толщины слоя инверсии. Здесь же будут
рассмотрены полевые МОП-транзисторы с длинным каналом, приведем анализ
влияния подложки на пороговые напряжения, рассмотрим модель «подпороговой»
работы полевых МОП-транзисторов, которая будет использоваться для оценки
подпороговых токов. Вводится важная характеристика прибора, называемая под-
пороговым размахом. Многие физические явления, которые отсутствуют в приборах
с более «крупной» геометрией, имеют место в субмикронных приборах и существен-
но влияют на различные аспекты их характеристик, включая такой параметр, как
потребление мощности. В данном разделе используется физико-математическая
модель субмикронного полевого МОП-транзистора на основе снижения порогового
напряжения, обусловленная эффектом короткого канала [5]. Другие физические
явления – эффекты узкого затвора, зависимость смещения подложки и эффекты
инверсионного «короткого» канала исследуются в следующих разделах, в том числе
«подповерхностный» эффект смыкания и способы его предотвращения.
Изучение физики полевых МОП-транзисторов подготовит читателя к после-
дующим главам, в которых упор будет сделан на изучение различных компонентов
общего потребления мощности в кристаллах КМОП СБИС.
1.1.1. Типовая структура МОП-транзистора
Стабильность и надежность всех полупроводниковых приборов тесно связаны с их
поверхностными состояниями. Как известно, простейшая МОП-структура (кон-
денсатор, управляемый напряжением, и диод) является превосходным средством
для исследования поверхности любого полупроводника. Для начала в этой главе
будут обсуждаться «идеальные» МОП-диоды, а в конце раздела будут кратко рас-
смотрены «неидеальные» (реальные) характеристики применительно к эффектам,
связанным с субмикронной технологией их изготовления.
На рис. 1.1 схематично показана такая типовая МОП-структура. Слой толщи-
ной d из изолирующего материала располагается между металлической пластиной
и полупроводниковой подложкой. Для конкретизации последующих рассуждений
пусть полупроводник будет р-типа. Между подложкой и металлической пластиной
подается напряжение V. Вначале рассмотрим случай, когда V = 0. Так как мы рас-
сматриваем идеальный МОП-диод, где разность энергий фms между работой выхода
из металла и работой выхода из полупроводника – нулевая, то будет справедливо
следующее широко известное выражение [1, 2]:
см. уравнение в книге (1.1)
где – сродство электрона в полупроводнике; Еg – запрещенная зона; фm – потен-
циальный барьер между металлом и изолятором; B – разность потенциала между
«внешним» уровнем Ферми ЕF и «внутренним» уровнем Ферми Еi.
Для понимания следующего материала необходимо ввести ряд определений и
пояснений.
1. Работа выхода фms обычно определяется, как минимальная энергия, необхо-
димая для электронов металла в системе металл-вакуум для выхода в вакуум
с внутренней энергией на уровне Ферми. В системе металл-полупроводник
работа выхода также может использоваться, но только с заменой диэлек-
трической проницаемости свободного пространства 0 на диэлектрическую
проницаемость среды полупроводника S.
2. Сродство электрона в полупроводнике – это разница потенциалов между
электроном в вакууме и электроном на дне зоны проводимости.
3. Потенциальный барьер между металлом и изолятором фm – это разница между
работой выхода из металла и сродством электрона в полупроводнике.
Поскольку в идеальном МОП-транзисторе изолятор имеет бесконечное сопро-
тивление и не имеет ни подвижных носителей заряда, ни центров заряда, то уровень
Ферми в металле сравнивается с уровнем Ферми в полупроводнике.
Вследствие допущения однородности легирования уровень Ферми в металле
одинаков. Это называется состоянием «плоской зоны», так как на рис. 1.2 энер-
гетической зоны уровни энергии ЕС, EV и Ei представлены в виде прямых линий.
Когда напряжение V отрицательное, дырки в полупроводнике р-типа притя-
гиваются и накапливаются у поверхности полупроводникового контакта с изоли-
рующим слоем. Поэтому этот процесс называют накоплением. В отсутствии тока
носители в полупроводнике находятся в состоянии равновесия и уровень Ферми
представляется в виде прямой линии. Классическая статистика Максвелла – Боль-
цмана связывает равновесную концентрацию дырок с собственным уровнем Ферми
следующим простым выражением:
см. уравнение в книге (1.2)
Как показано на рис. 1.3, внутренний уровень Ферми имеет более высокое
значение на поверхности, чем в любой точке на глубине подложки, а энергетиче-
ские уровни ЕС, EV и Ei изгибаются вверх вблизи поверхности раздела «изолятор-
полупроводник». Уровень Ферми ЕF в полупроводнике теперь на –qV ниже уровня
Ферми в металлическом затворе. Когда подаваемое напряжение V положительно,
но мало, тогда дырки в полупроводнике р-типа уходят от поверхности и оставляют
после себя отрицательно заряженные ионы акцептора. Образуется область обед-
нения, простирающаяся от поверхности в глубину полупроводника. Это и есть
классическое состояние обеднения.
Кроме «отталкивания» дырок положительное напряжение притягивает к по-
верхности полупроводника и электроны. Поверхность инвертируется из исходного
типа р-типа в n-тип. Если V невелико – концентрация дырок по-прежнему выше
концентрации электронов. Это состояние «слабого обеднения», и именно оно очень
важно для изучения процесса рассеяния мощности в микросхемах на полевых тран-
зисторах, границы энергетических зон в этом состоянии изгибаются вниз вблизи
границы раздела поверхности «окисел-изолятор» (рис. 1.4).
Если приложенное напряжение значительно увеличивается, зоны также изги-
баются значительно, чтобы уровень на поверхности Ei пересекся с другой стороной
уровня ЕF. Это обуславливается тенденцией носителей к занятию состояний с наи-
меньшей суммарной энергией. Кинетическая энергия электронов нулевая, когда
они занимают состояния на дне зоны проводимости. В данном состоянии инверсии
уровень Ei изгибается, становясь ближе к уровню ЕС, и электроны численно пре-
восходят количество дырок у поверхности. Плотность электронов у поверхности
по-прежнему ниже, чем плотность дырок внутри полупроводника.
Когда V возрастает до такой степени, что плотность электронов на поверхности
nS становится больше, чем плотность дырок (NA – концентрация примеси акцептора)
в объеме, как говорят физики, должно иметь место начало сильной инверсии. Это
состояние отображается на рис. 1.5. Как мы увидим ниже, Еi на поверхности теперь
ниже ЕF на величину энергии, равной 2фв, где фв – разность потенциалов между
уровнем Ферми EF и внутренним уровнем Ферми Ei в объеме. Величина V, необхо-
димая для достижения сильной инверсии, называется пороговым напряжением.
Рассмотрим более подробно математическую модель полевого диода (МОП-
диод). Эта модель известна как модель с поверхностным зарядом [1, 2]. В отличие
от более простой модели [3] на основе приближения обеднения, которая сохраняет
точность только при эффектах сильной инверсии, модель с поверхностным зарядом
остается действующей также в областях со слабой инверсией. Последние области
важны, когда рассматривается рассеиваемая мощность субмикронного полевого
КМОП-транзистора.
В основу модели обычного полевого диода положено классическое уравнение
Пуассона
См. уравнение в книге (1.3)
где D – вектор электрического смещения, равный sЕ при статических условиях или
низкой частоте; s – электрическая проницаемость кремния; Е – вектор электри-
ческого поля; (x,y,z) – суммарная плотность электрического заряда.
В МОП-диодах электрическое поле, вызванное приложенным напряжением,
направлено перпендикулярно изолятору из SiO2. Обычно искажениями поля на
краях области пренебрегают, поэтому изменение электростатического потенциа-
ла ф может учитываться только вдоль оси х, как показано на рис. 1.6. В этом случае
можем записать следующее выражение:
см. в книге
Поскольку в нашем случае всегда выполняется соотношение:
см. в книге
то уравнение Пуассона (1.3) преобразуется в вид, характерный для его применения
в области микроэлектроники:
см. уравнение в книге (1.4)
где ND – это концентрация примеси донора; NA – концентрация примеси акцептора;
np – плотность подвижных электронов; pp – плотность подвижных дырок.
Индекс p служит для акцентирования того факта, что рассматривается именно
полупроводник p-типа. Две плотности носителей в точке х связываются с плот-
ностью собственных носителей ni, потенциалом Ферми ФF и электростатическим
потенциалом ф(х) согласно статистике Больцмана известными уравнениями:
см. уравнение в книге (1.5) и (1.6)
Если потенциал Ферми фF соответствует уровню энергии Ферми EF (= –qфF), то
электростатический потенциал – это относительная физическая величина, обычно
это потенциал, который соответствует внутренним уровням энергии Ферми в объеме
Ei (x = ∞), т.е. его абсолютное значение можно записать в виде: ф(x) = ф(x) + ф(∞).
Обозначим равновесные концентрации дырок и электронов в объеме как
см. в книге
и np0 соответственно. Упрощая правые стороны (1.5) и (1.6), заменяя в (1.4), умно-
жая обе стороны результирующего выражения на величину 2dф/dx и интегрируя
это выражение от точки в глубине объема до некоторой произвольной точки х [4],
мы получаем следующее выражение:
см. уравнение в книге (1.7)
При повышенной температуре, как известно, в полупроводниковой структуре
большинство доноров и акцепторов ионизированы. Так что обоснованно можем
полагать: pp0 ≈ NA и np0 ≈ ND = ni
2/NA. Допуская применимость классической стати-
стики Больцмана, выражение для np0 запишем в следующем виде:
см. выражение в книге
Подставляя полученные выражения в (1.7):
см. уравнение в книге (1.8)
Значение потенциала электрического поля на поверхности ЕS может вычис-
ляться путем замены значения ф на значение потенциала на поверхности фS. Для
определения величин суммарных зарядов в полупроводнике QS используем закон
Гаусса и получим:
см. уравнение в книге (1.9)
Так как в нашем случае ф(x = ∞) = 0, то часть приложенного напряжения V по-
является на изоляторе, а оставшееся напряжение появляется на полупроводнике,
что можно описать выражением:
см. уравнение в книге (1.9а)
где Сi – емкость изолятора; εi – диэлектрическая проницаемость этого изолятора;
d – толщина изолятора.
В состоянии сильного смещения величина фS = 2фB и поэтому будет справедливо
следующее выражение:
см. уравнение в книге (1.10)
Или, подставляя в это выражение полученные значения из (1.9) и (1.9а), можем
записать следующее выражение:
см. уравнение в книге (1.11)
Конечно, сделанные допущения для вывода выражения для порогового на-
пряжения во многом являются идеализированными. В частности, разница работы
выхода фmS в реальных микросхемах никогда не равна нулю и заряды могут при-
сутствовать и в изоляторе, и на границе «изолятор-полупроводник». Последний
случай обычно включает подвижные заряды ионов, фиксированные заряды окис-
лов, заряды ловушек на границе раздела и заряды ловушек окислов.
Пусть QT будет эффективный «чистый» заряд на единицу площади. Тогда сум-
марное напряжение, необходимое для устранения эффекта разницы ненулевой
работы выхода и присутствия зарядов, называется напряжением плоской зоны (VFB)
и его величина может быть определена из следующего выражения:
см. уравнение в книге (1.12)
Выражение для определения величины напряжения VT, которое должно при-
лагаться для достижения эффекта сильной инверсии, должно включать также на-
пряжение плоской зоны (VFB). Поэтому итоговое выражение для оценки величины
VT можно записать в следующем виде:
см. уравнение в книге (1.13)
1.1.2. Глубина области обеднения
Обычно МОП- структура находится в состоянии обеднения, когда прикладывается
слабое положительное напряжение смещения V между металлической пластиной
и объемом полупроводника. Состояние инверсии существует, когда величина
напряжения V достаточно велика, чтобы притягивать достаточное количество не-
основных носителей (электронов) на поверхность, так что их плотность начинает
превышать плотность свободных дырок в объеме. При анализе обычно допуска-
ется, что область полупроводника однородно легирована, а также используются
еще два дополнительных упрощающих допущения. Допущение об обеднении
позволяет относиться к области обеднения, как полностью лишенной подвижных
зарядов. Допускается, что в состоянии инверсии притянутые неосновные носители
находятся в очень тонком слое инверсии вблизи поверхности полупроводника.
Допущение об одностороннем резком переходе позволяет считать, что концен-
трация носителей резко меняется до своей собственной величины на расстоянии
W под поверхностью, где W – это глубина области обеднения. Экспоненциальная
зависимость (как это мы увидим далее) между суммарным зарядом в полупрово-
днике QS и d требует незначительного увеличения d с целью уравновешивания
увеличенного заряда на металле, когда V увеличивается за пределы состояния
сильной инверсии. Поэтому допускается, что d достигает своего максимального
значения Wm и далее не увеличивается. Аналогично, потенциал на поверхности
фS не увеличивается выше 2фB [5].
С учетом этих допущений мы начинаем снова с классического уравнения Пу-
ассона:
см. уравнение в книге
Вышеприведенные допущения и тот факт, что в полупроводнике p-типа кон-
центрация ND = 0, позволяют упростить это выражение следующим образом:
см. уравнение в книге (1.14)
Дважды интегрируя это выражение и применяя следующие граничные условия:
ф(х = 0) = фS и ф(х = W) = 0 – получаем:
см. уравнение в книге (1.15)
Таким образом, можем записать уравнение:
см. уравнение в книге
Разрешая это уравнение относительно параметра W, получим:
см. уравнение в книге (1.16)
Принимая во внимание, что когда W = Wm, то фS = 2фB. Поэтому выражение
(1.16) примет следующий вид:
см. уравнение в книге (1.17)
Это выражение уже можно использовать в практических расчетах численных
значений глубины области обеднения при выборе конкретных параметров кон-
струкций проектируемых микросхем.
1.1.3. Определение величины заряда в слое инверсии
В предыдущем разделе было показано, что QS, суммарный заряд в полупроводнике
зависит от параметров МОП-структуры в соответствии со следующим выражением:
см. уравнение в книге (1.18)
В этом разделе попробуем определить простейшие выражения для оценки вели-
чины заряда в области обеднения, вызванного ионизованными атомами, остающимися
после ухода дырок за счет положительного потенциала металла, а также заряда в слое
инверсии [5]. Инверсия поверхности полупроводника не начинается до тех пор, пока
значение фS не станет больше или равно фB. Для диапазона концентраций легирую-
щей примеси, обычно используемого в МОП-транзисторах, и для рассматриваемых
диапазонов температур, 9 ≤ βфB ≤ 16. Другие слагаемые в выражении (1.18) незначи-
тельны в сравнении со вторым и четвертым слагаемыми и могут быть отброшены.
Таким образом, выражение для QS может быть записано в следующем виде:
см. уравнение в книге (1.19)
Как следует из (1.19), заряд на единицу площади в полупроводнике QS равен
сумме величины заряда на единицу площади в инверсном слое Qi и величины заряда
на единицу площади в области обеднения Qd. Заряд в области обеднения вызван
атомами акцептора, использующими дополнительный электрон для заполнения
ковалентных связей. Поэтому можем записать:
см. уравнение в книге (1.20)
Из 1.19 и 1.20 получаем следующее выражение:
см. уравнение в книге (1.21)
Мы отмечали выше, что в требуемом диапазоне значений температур
exp(–βфS) << 1< βφS. Тогда, при слабой инверсии, когда фS < 2фB, βфS > exp(β(фS – 2фB)
и используя первые два члена в разложении в ряд Тейлора в окрестности
exp(β(фS – 2фB) = 0, получим следующее уравнение:
см. уравнение в книге (1.22)
Откуда, подставляя в (1.13), получаем:
см. уравнение в книге (1.23)
1.1.4. Оценка толщины инверсионного слоя
Рассмотрим выражения для оценки толщины инверсионного слоя, при условии
(допущении), что плотность заряда в слое инверсии значительно выше, чем плотность
заряда ионов в объеме и что слой инверсии очень тонкий. Таким образом, ∂Ex/∂x в слое
инверсии значительно больше, чем в объеме. Здесь ∂Ex/∂x может аппроксимиро-
ваться путем рассмотрения значения электрического поля на нижнем крае слоя
инверсии, как близкого к нулю (рис. 1.7).
Концентрация электронов в некоторой точке в полупроводнике экспонен-
циально зависит от потенциала, с константой экспоненты, равной β = kT/q. Это
предполагает, что основная часть заряда содержится в пределах расстояния от по-
верхности, на котором ф падает на kT/q.
Для иллюстрации в точке, где потенциал падает на kT/q ниже фS, плотность
электронов будет спадать до 1/е =0,37 от его значения при x = 0. Затем мы можем
аппроксимировать ti этим расстоянием. Более того, если электрическое поле в слое
инверсии аппроксимируется отношением разности потенциалов на этом слое (≈β)
и его толщиной ti,
см. уравнение в книге (1.24)
или
см. уравнение в книге (1.25)
Так как при слабой инверсии фS < 2фB, то выражение (1.19) для QS можно даль-
ше упростить, считая exp(β(фS – 2фB) пренебрежимо малым в сравнении с 2фS, то
см. уравнение в книге (1.26)
1.2. Анализ работы МОП-транзистора с длинным
каналом
1.2.1. Анализ влияния подложки на работу МОП-транзистора
При анализе работы МОП-транзистора с субмикронными размерами в предыду-
щем разделе предполагалось, что подложка или объемный электрод находятся под
нулевым потенциалом и напряжения на электродах измеряются относительно этого
нулевого потенциала. Когда МОП-транзисторы работают в реальных микросхемах,
напряжения на выводах выражаются относительно вывода истока и объемный
электрод может находиться под «ненулевым» потенциалом относительно истока.
Так как VGS = VGB – VBS, когда объем находится под нулевым потенциалом, равно фS,
величина VGS становится равной фS + VBS относительно вывода истока. Если анализ
в предыдущем разделе проводился при потенциалах, измеренных относительно
вывода истока, то в нашем случае (длинного канала) правая сторона уравнения
(1.13) будет иметь вид [5]:
см. уравнение в книге (1.27)
В частности, относительно вывода истока, выражение для VT можно записать
в следующем виде:
см. уравнение в книге (1.28)
Величина значения VT, полученного из вышеупомянутого уравнения, будет
больше, чем значение, полученное из уравнения (1.13). Это увеличение VT при
ненулевом напряжении смещения объема VT называется смещением подложки.
1.2.2. Выражения для оценки значения допорогового тока
В n-канальных МОП-транзисторах, когда напряжение между затвором и ис-
током VGS меньше, чем величина напряжения порога VT, имеет место состояние,
называемое «слабым обеднением», аналогичное обсуждаемому выше для диодной
МОП-структуры. При этом концентрация неосновных носителей в канале не-
велика, но не равна нулю. На рис. 1.8 показан характер изменения концентрации
неосновных носителей по длине канала.
Предположим, что исток n-канального полевого МОП-транзистора зазем-
лен, VGS < VT и напряжение сток-исток |VDS| ≥ 0,1 В. При этом состоянии слабой
инверсии значение VDS падает почти полностью на обратно смещенном p-n пере-
ходе (подложка-сток). В результе изменение электрического потенциала фS вдоль
канала (по оси у) на поверхности полупроводника невелико. Составляющая Еу
вектора электрического поля Е, равное ∂ф/∂у, также невелика. При малом числе
подвижных носителей и слабом продольном электрическом поле дрейфовая со-
ставляющая подпорогового тока стока-истока ID,st пренебрежимо мала. Кроме
этого, длинный канал также позволяет считать, что градиент электрического поля
вдоль канала невелик.
Зависимость концентрации неосновных носителей np от величины поверхност-
ного потенциала в глубине объема имеет следующий вид:
см. уравнение в книге (1.29)
Из-за экспоненциальной зависимости концентрации неосновных носителей
np от поверхностного потенциала фS значение дифференциала ∂np(y)/∂у может быть
относительно большим. Так как диффузионный ток пропорционален градиенту концентрации носителей, то диффузия носителей создает значительный ток ID,st.
Диффузионный ток характеризуется следующим выражением:
см. уравнение в книге (1.30)
где A – площадь поперечного сечения канала; Dn – коэффициент диффузии электро-
нов; Z – ширина канала, ti – глубина слоя инверсии; Qi – заряд на единицу площади
в инверсионном слое, равный tiqn(y).
Равновесная концентрация электронов характеризуется выражением:
см. уравнение в книге
Выражение для оценки величины заряда в слое инверсии при состоянии слабой
инверсии можно записать следующим образом:
см. уравнение в книге (1.31)
Если ni2 в правой части вышеприведенного уравнения заменить на его прибли-
зительное значение, выраженное как NA 2exp(–2qβфB), то мы увидим, что вышепри-
веденное выражение – это то же самое, что выведено ранее для величины заряда Qi:
см. уравнение в книге (1.31а)
Чем полевой МОП-транзистор отличается от МОП-диода – это наличием гради-
ента потенциала вдоль оси у. При заземленном истоке (например, VSB = 0) плотность
электронов на конце истока канала задается вышеприведенным выражением при
фS(у), замененным на фS(у = 0). На конце стока канала должен учитываться уровень
напряжения VDS. Тогда выражения для оценки численного значения величины за-
ряда можем записать в следующем виде [5]:
см. уравнение в книге (1.31б)
При температурах, выше, чем комнатная температура, значение члена exp(–VDS/β)
будет меньше, чем exp(–4). Пренебрегая этим членом, можно представить характер
изменения (градиент) концентрации электронов вдоль канала следующим образом:
см. уравнение в книге (1.31в)
Таким образом, получаем требуемое итоговое выражение для расчета численного
значения величины допорогового тока в следующем виде:
см. уравнение в книге (1.31д)
Из этого выражения видно, что в МОП-транзисторах с длинным каналом допо-
роговый ток стока-истока остается независящим от величины напряжения исток-
сток. Так как фS(у = 0) меняется экспоненциально при приложении напряжения
к затвору [3], то же происходит с током сток-исток. Независимость ID,st от VDS пре-
кращается в МОП-транзисторах при L равной 2 мкм при VDS достаточно большом,
чтобы области обеднения истока и стока слились. Этот известный эффект корот-
кого канала называется сквозным пробоем. Режим сквозного пробоя при конструи-
ровании микросхем должен предотвращаться, так как он вызывает независимость
ID,st от F. Это обычно значит, что ток сквозного пробоя должен поддерживаться
ниже, чем значение ID,st для длинного канала. Ниже будут рассмотрены методы
использования имплантирующей примеси для управления током сквозного
пробоя.
Для конструирования надежных МОП-микросхем необходимо знать и исполь-
зовать еще одну важную «допороговую» характеристику.
Характеристика крутизны наклона зависимости log(ID,st) от VGS называется допо-
роговым размахом (subthreshold swing). Для однородно легированного МОП полевого
транзистора эта характеристика определяется следующим выражением:
см. уравнение в книге (1.32)
где Cd – емкость слоя обеднения затвора; Ci – емкость слоя изолятора; εS – ди-
электрическая проницаемость изолятора; d – толщина изолятора; W – толщина
обедненного слоя.
Член SSt показывает, как быстро ток стока прибора может прекращаться, когда
величина VGS снижается ниже VT. Так как размеры микросхемы и величина на-
пряжения питания постоянно снижаются для улучшения технико-экономических
характеристик, снижения мощности и повышения надежности, эта характеристика
становится серьезным ограничением минимально допустимого напряжения, ко-
торое можно использовать для питания микросхем.
Параметр Sst измеряется в милливольтах на декаду. Для случая ограничения d → 0 и
при комнатной температуре величина SSt ≈ 60 мВ/декаду. На практике величина SSt
для типового субмикронного КМОП-транзистора составляет обычно 100 мВ/декаду.
Это вызвано «ненулевой» толщиной окисла и другими отклонениями от идеальных
условий. Значение параметра Sst в 100 мВ/декаду снижает величину ID,st со значения
1 мкА/мкм при VGS = VT = 0,6 В до 1 пА/мкм при VGS =0 В.
Можно отметить, что значение Sst можно сделать еще меньше путем использова-
ния более тонкого слоя окисла (изолятора) для снижения d или использования более
низкой концентрации легирующей примеси (что приводит к более высокому W).
Изменение рабочих условий, а именно – снижение температуры или смещение
напряжения подложки, также вызывает снижение значения крутизны Sst.
1.3. Анализ физических процессов, происходящих
в субмикронном МОП-транзисторе
Как известно, с момента изобретения первых интегральных схем количество эле-
ментов на кристалле и их быстродействие продолжали расти по экспоненциаль-
ному закону. При этом численные значения параметров – L и Z – становились все
меньше и меньше. Задача повышения быстродействия приборов также требовала
уменьшения размеров параметров L и d для каждого поколения. Последнее связано
с необходимостью увеличения величины ID,st (тока стока) в состоянии насыщения
прибора, чтобы паразитные емкости могли заряжаться и разряжаться быстрее.
Когда были изготовлены первые ИС, включающие МОП-транзисторы с длиной
затвора L ≤ 2 мкм, наблюдались новые эффекты в работе приборов, которые нельзя
было объяснить с использованием общепризнанных теорий приборов с длинными
каналами. Более интересно для нас то, что пороговое напряжение VT и подпорого-
вый ток ID,st, предсказанные при анализе в предыдущих разделах, не согласуются
с наблюдаемыми значениями для случаев L ≤ 2 мкм [5]. Здесь ожидалось, что VT не
зависит от L, Z и VDS, но оно снижается при снижении L, меняется с Z и снижается
при увеличении напряжения сток-исток VDS. Также видно, что VT растет менее
быстро с VВS, чем в случае более длинных каналов. В случае приборов с L > 2 мкм
ID,st не зависит от VDS и линейно растет при снижении L. Также, ID,st растет с ростом
VDS и растет более быстро, нежели линейно при снижении L для случаев L ≤ 2 мкм.
Далее мы рассмотрим эффекты, которые обуславливают эти различия в работе
полевых МОП-приборов при более малых (субмикронных) размерах. В большин-
стве случаев невозможно установить аналитическую связь между физическими
характеристиками прибора и выходными электрическими параметрами этого
прибора. Общепризнанные теории пытаются дать количественное объяснение или
полагаются на числовой анализ в частных случаях.
1.3.1. Анализ физических эффектов, влияющих на пороговое напряжение
МОП-транзистора
Величина VT, которая уменьшается при снижении L, изменяется с изменением Z
и снижается при увеличении напряжения сток-исток VDS. В этом разделе детально
рассмотрим влияние эффекта короткого канала, эффекта «узкого» затвора и так
называемые обратные эффекты короткого канала и их влияние на величину на-
пряжения порога МОП-транзистора.
Эффект короткого канала. Проблема снижения величины VT при уменьшении
значений L и увеличении VDS заслуживает отдельного рассмотрения. Полевые тран-
зисторы в КМОП-схемах обычно работают в «усовершенствованном» режиме – при
0,6 В ≤ VT ≤ 0,8 В, когда даже небольшое снижение VT вызывает избыточные токи
утечки. Кроме того, значения VT в диапазоне от 0,6 до 0,8 В в МОП-приборах со сла-
болегированными подложками могут обеспечиваться только путем использования легирующих примесей (ионная имплантация) с настройкой VT для достижения тре-
буемой концентрации легирования. Для компенсации эффектов короткого канала
может потребоваться даже более высокая концентрация примеси для компенсации
соответствующего снижения VT, что, однако, может неблагоприятно влиять на под-
вижность носителей, допороговый ток и другие характеристики прибора.
Значения параметра VT, полученные из анализа и расчета по выражениям,
приведенным в предшествующем разделе, могут не согласовываться с экспе-
риментальными данными при L ≤ 2 мкм. Упрощающие допущения, сделанные
в работе [5] для упрощения анализа, предполагали, что пространственный заряд
под затвором не зависит от VDS. Когда канал относительно длинный, области
обеднения «сток-подложка» и «подложка-исток» составляют только малую часть
общего расстояния между областями стока и истока. Когда L того же порядка, что
и ширина области обеднения «сток-подложка» или «подложка-исток», наличие
заряда ионов в этих обедненных областях уже может способствовать снижению
величины заряда, который необходим для вхождения в область инверсии. В ре-
зультате оказывается, что более малое значение VGS может быть достаточным для
включения транзистора. Область обеднения стока расширяется далее в подложку,
делая напряжение включения еще меньше, когда увеличивается обратное смещение
на переходе «сток-подложка».
Для исследования механизма влияния VDS на величину пространственного
заряда под затвором необходимо решить уравнение Пуассона в двухмерной
форме. Точное решение двухмерного уравнения Пуассона исследователи обычно
получали только в численном выражении. Для аналитического решения уравне-
ния Пуассона предлагались различные упрощения. Одно из первых известных
упрощений, модель с разделением заряда [5], рассматривала заряд в канале, как
разделенный между истоком, стоком и затвором. С учетом допущения, что заряд,
управляемый затвором, лежит в пределах трапецеидальной области, уравнение
Пуассона упрощается до одномерной формы и успешно решается для получения
численного значения величины смещения напряжения порога. Однако эта про-
стая модель не дает хорошего количественного соответствия с экспериментально
наблюдаемыми величинами.
Снижение барьера, вызванного влиянием процессов, связанных со стоком
(DIBL), является основой для ряда наиболее сложных моделей описания сдвига
напряжения порога. В их основе лежит механизм снижения напряжения порога
из-за влияния зарядов, формируемых в области обеднения на потенциальном
энергетическом барьере между истоком и каналом на поверхности полупрово-
дника. В одной из таких моделей на основе метода DIBL [6], двумерное уравнение
Пуассона сводится к одномерной форме путем аппроксимации члена ∂2ф/∂x2, как
константы. Эта и другие модели на основе DIBL позволяют обеспечить хорошее
согласование расчетных данных с измеренными данными для значений L до 0,8 мкм
и значений напряжения VDS до 3 В.
Последняя модель [7] достаточно точно предсказывает численные значения
сдвига напряжения порога при коротком канале ΔVT sc даже для приборов с дли-
ной канала меньше 0,5 мкм. В основу этой модели положен квази-двухмерный
подход для разрешения двухмерного уравнения Пуассона. Комплексный вектор
электрического поля Е содержит горизонтальную компоненту Еу и вертикальную
компоненту Ех, причем член Еу характеризует поле в стоке, которое имеет только
горизонтальную компоненту. Аналогично, компонента Ех является единственной
компонентой поля, обусловленной зарядом на затворе. Здесь Еу меняется по у, но
не по х; Ех допускает свое максимальное значение на конце канала в области истока
и затем уменьшается по у до минимального значения на конце стока. Аналогично,
Ех (х,у) характеризует значение на поверхности изолятора, задаваемое величиной
Ех (0,у) и изменяется до нуля на нижнем крае области обеднения, т.е. Ех (W,у) =0.
Допускается, что ∂Ех/∂x в каждой точке (х,у) может заменяться на среднее значение
от его величины в (0,у) и в (W,у), задаваемое следующим выражением:
см. уравнение в книге (1.33)
Из условия неразрывности вектора электрического смещения можно сформу-
лировать два следующих выражения:
см. уравнение в книге (1.34) и (1.35)
Принимая при аппроксимации, что заряд в области обеднения – это заряд ио-
нов, то есть ρ(х,у) = qNA и заменяя соответствующие члены уравнения Пуассона,
можно записать его в следующем виде:
см. уравнение в книге (1.36)
Отсюда мы получаем простое выражение:
см. уравнение в книге (1.37)
где η – эмпирически получаемый коэффициент.
При возникновении эффекта сильной инверсии W=Wm, выражение преоб-
разуется в следующий вид:
см. уравнение в книге (1.38)
При граничных условиях фS(0)=Vbi и фS (L) = Vbi + VDS, получаем следующее
решение фS (у) для вышеприведенного уравнения:
см. уравнение в книге (1.39)
где VSL, VGS, VDS, Vbi – величины встроенного потенциала p-n переходов сток-
подложка и подложка-исток; l – характеристическая длина, определяемая как
см. уравнение в книге (1.40)
Значение параметра ΔVTsc теперь находится путем вычитания значения фS длямодели длинного канала из минимального значения фS (у), заданного уравнением
(1.39). Минимальное значение фS(у) находится путем вычисления правой части
уравнения 1.39 для нескольких значений у, (0 < у < L), построения и подгонки
кривой для них.
На рис. 1.9 показано изменение поверхностного потенциала вдоль канала для
длин каналов 0,35 и 0,8 мкм. Для каждой длины канала построена кривая поверх-
ностного потенциала для VDS = 0,05 В и VDS = 1,5 В.
Из рис. 1.9 видно, что поверхностный потенциал МОП-транзистора при
L = 0,8 мкм остается постоянным на значительной части канала. Эта характе-
ристика становится более ярко выраженной в случаях более длинных каналов
МОП-транзисторов. Однако поверхностный потенциал МОП-транзистора с длиной
L = 0,35 мкм, не содержит область, в которой его значение не меняется. Мини-
мальное значение поверхностного потенциала для этого прибора при L = 0,35 мкм
оказывается выше, чем для прибора с L = 0,8 мкм. Фактически минимальное
значение поверхностного потенциала возрастает при снижении длины канала и
увеличении VDS.
Если выражение для минимального значения фS(у) вычитается из правой части
уравнения 1.39, то получается искомое выражение для ΔVTsc.Общая форма этого
выражения достаточно сложная. Для случая L > 5l выражение для ΔVTsc может быть
упрощено и будет иметь следующий вид:
см. уравнение в книге (1.41)
Уравнение 1.41 может быть далее упрощено для случая малых значений VDS, при
этом получим следующее выражение для оценки ΔVT:
см. уравнение в книге (1.42)
Значения VT, рассчитанные из двух вышеприведенных уравнений, были срав-
нены с экспериментально измеренными значениями [7] и получили хорошее со-
впадение (5–7%).
Необходимость использования коэффициента η в выражении 1.37 для характе-
ристической длины l усложняет использование этого выражения для определения
точной величины l. Точное значение l необходимо получать из измерений VT, про-
водимых на изготовленных образцах в условиях конкретного технологического
процесса.
Тем не менее при использовании эмпирического метода определения l, его
обычно связывают с минимальной длиной канала Lmin, которую должен иметь
полевой МОП-транзистор. Из литературы известно эмпирическое выражение
для Lmin [8]:
см. уравнение в книге (1.43)
На практике допускается, что Lmin равно 4l, тогда справедливо соотношение:
см. уравнение в книге (1.44)
Можно доказать, что для n-канального полевого МОП-транзистора с n+ по-
ликремниевым затвором для поддержания VT, задаваемого выражением
см. уравнение в книге (1.45)
при определенном значении VТ (например, 0,7 В) необходимо, чтобы выполнялось
следующее условие:
см. уравнение в книге (1.46)
Тогда из 1.44 и 1.46 следует:
см. уравнение в книге (1.47)
Для случая n-канального МОП-транзистора с p+ поликремниевым затвором
[где допускается VT = 1,2 В, Wm ≈ 4(εs/εi)d], получают следующее значение:
см. уравнение в книге (1.48)
Зависимость от VВS
Уравнение 1.15, описывающее характер изменения напряжения порога полевого
МОП-транзистора с длинным каналом, может быть переписано следующим об-
разом [5]:
см. уравнение в книге (1.49)
где член exp (–2βфS – VВS) был отброшен, как пренебрежимо малый, а
Для более коротких длин каналов и более высоких напряжений смещений стока,
величина VT менее чувствительна к изменению VВS. Здесь VT становится полностью
независимым от VВS для всех значений VВS, когда L = 0,7 мкм [9] и для больших
значений VВS во всех случаях.
Эффекты узкого затвора
Следует отметить, что обсуждаемые ниже три эффекта «узкого» затвора оказывают
более слабое влияние на величину VT, чем рассмотренные ранее эффекты корот-
кого канала. Первые два эффекта вызывают увеличение VT и имеют место в поле-
вых МОП-транзисторах, изготовленных с помощью либо структуры с изоляцией
окислом, либо структур с локальной изоляцией окислом в «канавках» (LOCOS).
Третий эффект также вызывает снижение VT и проявляется в МОП-транзисторах,
изготовленных с помощью структур LOCOS (с изоляцией «канавками»).
Для понимания причины возникновения первого эффекта канал МОП-тран-
зистора можно рассматривать, как прямоугольник в горизонтальном сечении,
два параллельных края которого граничат со стоком и истоком и располагаются
в областях обеднения. Другие два края не имеют под собой областей обеднения.
Присутствие зарядов под первыми двумя краями вызывает снижение количества
заряда, которое должно вноситься напряжением на затворе, так что отсутствие
области обеднения под другими двумя краями предполагает, что требуется более
высокое VGS для инвертирования канала. Эффект состоит в увеличении VT [10].
Второй эффект проистекает из более высокого уровня легирования канала по
краям рабочей области [11]. Более высокое легирование обусловлено суммарным
влиянием примесей, используемых при формировании охранного кольца (бор
в случае МОП-транзисторов n-типа и фосфор в случае МОП-транзисторов p-типа).
Из-за более высокого легирования для полного инвертирования канала к затвору
должно прилагаться более высокое напряжение.
В субмикронных МОП-транзисторах с изоляцией «канавками» или полностью
заглубленной изоляцией, когда затвор смещается, линии электрического поля от области затвора складываются таким образом, что формируется инверсионный
слой на краях канала при более низком напряжении, чем требуется для центра, что
и порождает третий эффект [12].
Обратный эффект короткого канала
Большинство экспериментальных измерений параметра VT при уменьшенной
длине канала не подтверждают постоянного снижения, ожидаемого из теорий,
приведенных в предыдущих разделах. Обратный эффект короткого канала – это
термин, присвоенный явлению, когда длина канала снижается менее L ~ 3 мкм.
Первоначально VT возрастает до L ~ 0,7 мкм [13], а когда L снижается ниже 0,7 мкм,
VT начинает снижаться с большей скоростью, нежели предсказывается теориями.
Исследователи осмыслили это явление и предложили новые его объяснения [13],
хотя исследования этого эффекта еще продолжаются.
1.3.2. Методы ограничения эффекта сквозного пробоя
Как следует из описания физических механизмов работы субмикронного МОП-
транзистора, области обеднения на переходах сток-подложка и подложка-исток
простираются на некоторое расстояние в область канала. Увеличение напряжения
обратного смещения на переходах приводит к уходу границ обедненной области от
перехода. В субмикронных МОП-транзисторах обычно используется ионное леги-
рование с регулировкой уровня VT для увеличения поверхностной концентрации
примеси до уровня, более высокого, чем в объеме полупроводника.
Конечно, любое увеличение напряжения стока может приводить к развитию
механизма сквозного пробоя, снижает потенциальный энергетический барьер
для основных носителей в истоке. При этом большое число этих носителей при-
обретают достаточную энергию для пересечения барьера и входа в подложку.
Некоторые из этих носителей собираются областью стока. Результирующий
эффект состоит в увеличении допорогового тока ID,st. Более того, если построить
графическую зависимость log(ID,st) от VGS, то наклон кривой (Sst) становится мень-
ше (т.е. кривая становится более плоской), если имеет место подповерхностный
сквозной пробой [5, 20].
В то время как значение параметра Sst является «индикатором» появления
эффекта подповерхностного сквозного пробоя, наиболее часто используемый
параметр прибора, применяемый для описания поведения МОП-транзистора
при сквозном пробое, это напряжение сквозного пробоя – VPT, определяемое, как
значение VDS, при котором ток ID,st достигает некоторой определенной величины
при VGS = 0. Параметр VPT можно грубо аппроксимировать, как значение VDS, для
которого суммарное значение области обеднения истока и стока становится равным
величине L [21]:
см. уравнение в книге (1.50)
где NB – объемная концентрация примеси (подчеркнем отличие от параметра «по-
верхностная концентрация примеси NA).
Как уже упоминалось выше, для маломощных приборов необходимо учитывать
возможность появления приповерхностных токов сквозного пробоя. Так как эти
токи протекают, когда прибор выключен, даже «слабые» токи представляют опас-
ность. Для исключения подповерхностного сквозного пробоя был разработан целый
ряд методов борьбы с этими токами.
Основным методом является выбор соответствующего соотношения NB и NA
для достижения обеспечения регулировки VT и для увеличения уровня легирования
в подложке, что приводит к снижению ширины областей обеднения. Наиболее
известный метод, предложенный в работе [22], состоит в обеспечении соотноше-
ния NB > NA/10. Его преимущество заключается в использовании только одного
имплантата, однако он не может удовлетворить вышеуказанным требованиям при
геометрических размерах L < 1 мкм. Другие методы предполагают использование
дополнительных имплантантов для формирования слоя с более высоким уровнем
легирования на глубине, равной расположению дна области обеднения перехо-
да [23], либо для формирования соответствующего «фронта» в областях стока и
истока [24, 25].
1.3.3. Эффект возникновения тока утечки стока МОП-транзистора,
обусловленный влиянием его затвора
Как следует из физики работы субмикронного МОП-транзистора, сильное поле при-
сутствует в окисле в области, где сток n+ полевого МОП-транзистора находится не-
посредственно под его затвором, причем и сток, и затвор находятся, соответственно,
под потенциалом VDD и земли (рис. 1.10).
В соответствии с законом Гаусса заряд QS =εoxEox наводится в электроде стока.
Этот заряд QS создается слоем обеднения в области стока. Так как подложка нахо-
дится при более низком потенциале для неосновных носителей, любые неосновные
носители, которые могут накопиться и сформировать инверсионный слой на по-
верхности стока под затвором, смещаются в поперечном направлении в подложку.
По этой причине неравновесная поверхностная область называется «зачаточным
инверсионным слоем», а этот неравновесный обедненный слой называется «слой
глубокого обеднения».
Если величина электрического поля в окисле Eox достаточно велика, то падение
напряжения на слое обеднения становится достаточным для возникновения эф-
фекта туннелирования в области стока через образовавшуюся приповерхностную
ловушку. В литературе описаны несколько возможных механизмов туннелирования
посредством этих ловушек [26]. Какой бы ни был механизм, неосновные носители,
проникшие в образующийся инверсионный слой, перемещаются в поперечном на-
правлении в подложку, замыкая цепь протекания тока утечки стока, наведенного
затвором (GILD). В КМОП-схемах этот ток утечки вносит существенный вклад
в мощность, потребляемую в режиме холостого хода. Технически GILD может
управляться как путем увеличения толщины окисла (снижение напряженности
поля для заданного напряжения), увеличения уровня легирования области стока
(для ограничения ширины слоя обеднения и объема туннелирования), так и путем
устранения этих ловушек (обеспечивая уровни напряжения и поля достаточно низ-
кими, чтобы туннелирование без этих ловушек с зоны на зону стало невозможным).
Литература к главе 1
1. Белоус А.И., Емельянов В.А., Турцевич А.С. Основы схемотехники микроэлектрон-
ных устройств. – М.: Техносфера, 2012. – 472 с.
2. Brew J.R. A Charge-Sheet Model of the MOSFET // Solid State Electron. – 1978. –
Vol. 21. – Р. 345.
3. S.M.Sze Physics of Semiconductor Devices// Wiley-Interscience. – New York. – 1969.
4. Garett C.G.B. and Brattain W.H. Physical Theory of Semiconductor Surfaces // Phys.
Rev. – 1955. – Vol. 99. – Р. 376.
5. Roy K., Prasad Sh.C. Low-power CMOS VLSI Circuits Design // New York: Hilton
books, 1995. – Р. 348.
6. Hsu F.C. et al. An Analytical Breakdown Model for Short-Channel MOSFETs // IEEE
Trans. Electron. Dev. – 1983. – Vol. 30. – P. 571.
7. Iao Z.H. et al. Threshold Voltage Model for Deep Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. – 1993. – Vol. 40. – Р. 86.
8. Brews J.R. et al. Generalized Guide for MOSFIT Miniaturization // IEEE Electron.
Dev. – 1980. – Vol. 1. – P. 2.
9. Taylor G.W. // Solid State Electron. – 1979. – Vol. 22. – Р. 701.
10. Merkel G. A Simple Model of the Threshold Voltage of Short and Narrow Channel
MOSFITs // Solid State Electron. – 1983. – Vol. 23. – Р. 1207.
11. Ji C.R. and Shah C.T. Two-Dimensional Analysis of the Narrow-Gate Effect in MOSFETs //
IEEE Trans. Electron. Dev. – 1983. – Vol. 30. – Р. 635.
12. Chung S.S. and Li T.-C. An Analytical Threshold Voltage Model of the Trench-Isolated
MOS Devices with Nonuniformly Doped Substrates // IEEE Trans. Electron. Dev. –
1992. – Vol. 13. – P. 614.
13. Lu C.Y. and Sung J.M. Reverse Short-Channel Effects on Threshold Voltage in Submicron
Salicide Devices // IEEE Electron. Dev. Lett. – 1989. – Vol. 10. – P. 446.
14. Белоус А.И., Сякерский В.С., Алиева Н.А. Сравнительные исследования KMOП
БИС, изготовленных в КНИ и КРС структурах // Сборник докладов Междуна-
родной научной конференции «Актуальные проблемы физики твердого тела». –
23–26 октября 2007 г. – Минск, Беларусь. – С. 5–6.
15. Arora N.D. and Sharma M.S. Modelling the Anomalous Threshold Voltage Behavior of
Submicron MOSFETs // IEEE Electron. Dev. Lett – 1992. – Vol. 13. – Р. 92.
16. Hanafi H. et.al. A Model for Anomalous Short-Channel Behavior in MOSFET // IEEE
Electron. Dev. Lett. – 1993. – Vol. 14. – P. 575.
17. Sadana D. et al. Enhanced Short-Channel Effects in NMOSFETs Due to Boron Redistribution
Introduced by Arsenic Source and Drain Implant // IEDM Tech. Dig. – 1992. –
Vol. 37. – P. 849.
18. Белоус А.И., Бондаренко В.П., Долгий А.Н., Сякерский В.С. Фотолюминесцент-
ные исследования КНИ структур // Сборник докладов Международной научной
конференции «Актуальные проблемы физики твердого тела». – 23–26 октября
2007 г. – Минск, Беларусь. – C. 12–15.
19. Rafferty C.S. et al. Explanation of Reverse Short-Channel Effect by Defect Gradients //
IEDM Tech. Dig. – 1993. – Vol. 38. – P. 311.
20. Zhu J. et al. Punchthrough Current for Submicrometer MOSFETs in CMOS VLSI //
IEEE Trans. Electron. Dev. – 1988. – Vol. 35. – P. 145.
21. Hu C. Future CMOS Sealing and Reliability // Proc. IEEE. – 1993. – Vol. 81. – P. 682.
22. Klassen F.M. Design and Performance of Micron-Sized Devices // Solid State Electrons.
1978. – Vol. 21. – P. 565.
23. Shibata T. et al. An Optimally Designed Process for Submicrometer MOSFETs // IEEE
Trans. Electron. Dev. – 1982. – Vol. 29. – P. 531.
24. Codella C.F. and Ogura S. Halo Doping Effect in Submicron Df-LDD Device Design //
IEDM Tech. Dig. – 1985. – P. 230.
25. Белоус А.И., Комаров Ф.Ф., Красницкий В.Я., Сякерский В.С. Модель расчета
поверхностного сопротивления кремниевых ионно-легированных слоев р-типа //
Электроника. Mн. – 2006. – № 11 (35). – С. 50–53.
26. Brews J.R. Subthreshold Behavior of Uniformly and Non-Uniformly Doped Long-Channel
MOSFETs // IEEE Trans. Electron. Dev. – 1979. – Vol. ED-26. – № 9. – P. 1282.
Дополнительная литература
1. https://works.doklad.ru/view/fvOUGHlGw54/all.html
2. https://studfile.net/preview/4519351/
3. https://scorcher.ru/art/electronica/electronica3.php
4. http://window.edu.ru/resource/623/75623/files/petrovich-lectures.pdf
5. https://books.google.by/books?id=e-7OBwAAQBAJ&pg=PA12&lpg=PA12&dq=%D0%
A4%D0%98%D0%97%D0%98%D0%A7%D0%95%D0%A1%D0%9A%D0%98%D0%
95+%D0%9E%D0%A1%D0%9D%D0%9E%D0%92%D0%AB+%D0%A0%D0%90%
D0%91%D0%9E%D0%A2%D0%AB+%D0%9F%D0%9E%D0%9B%D0%95%D0%9
2%D0%AB%D0%A5+%D0%A2%D0%A0%D0%90%D0%9D%D0%97%D0%98%D0
%A1%D0%A2%D0%9E%D0%A0%D0%9E%D0%92+%D0%BA%D0%BD%D0%B8%
D0%B3%D0%B8&source=bl&ots=pkPefTUNXT&sig=ACfU3U2pN545mx7Iwc1MiOv
XJJdoNeEMeQ&hl=ru&sa=X&ved=2ahUKEwiIodjf0NXoAhXnsosKHXgVCrAQ6AEw
CHoECAwQNQ#v=onepage&q=%D0%A4%D0%98%D0%97%D0%98%D0%A7%D0
%95%D0%A1%D0%9A%D0%98%D0%95%20%D0%9E%D0%A1%D0%9D%D0%9E
%D0%92%D0%AB%20%D0%A0%D0%90%D0%91%D0%9E%D0%A2%D0%AB%20
%D0%9F%D0%9E%D0%9B%D0%95%D0%92%D0%AB%D0%A5%20%D0%A2%D0
%A0%D0%90%D0%9D%D0%97%D0%98%D0%A1%D0%A2%D0%9E%D0%A0%D
0%9E%D0%92%20%D0%BA%D0%BD%D0%B8%D0%B3%D0%B8&f=false
6. https://habr.com/ru/post/133493/
7. https://works.doklad.ru/view/k_qcuHP2MfU/all.html
8. http://window.edu.ru/catalog/pdf2txt/623/75623/56464?p_page=9
9. http://elektronika-muk.ru/radiodetal/polevye-tranzistory.html
10. https://kpfu.ru/portal/docs/F453798972/Laboratornaya.rabota.Polevoj.tranzistor.pdf
11. https://otherreferats.allbest.ru/radio/00627667_0.html
12. https://siblec.ru/radiotekhnika-i-elektronika/fizicheskie-osnovy-elektroniki/4-polevyetranzistory
13. https://studfile.net/preview/4519351/
14. https://mipt.ru/drec/forstudents/study/studyMaterials/2kurs/eldev/f_50otw1.pdf
15. http://www.toroid.ru/bocharovLN.html
16. https://moluch.ru/archive/127/35054/
ÃËÀÂÀ 2
ÎÑÎÁÅÍÍÎÑÒÈ
ÊÎÍÑÒÐÓÊÒÈÂÍÎ-ÑÕÅÌÎÒÅÕÍÈ×ÅÑÊÎÃÎ
ÏÐÎÅÊÒÈÐÎÂÀÍÈß ÑÓÁÌÈÊÐÎÍÍÛÕ
ÌÈÊÐÎÑÕÅÌ
2.1. Основные проблемы проектирования микросхем
с субмикронными проектными нормами
Повышение сложности проектирования интегральных микросхем, систем на кри-
сталле и систем в корпусе связано с эволюцией КМОП-технологии в области «уль-
траглубокого субмикрона» и наноразмерных структур на потребительском рынке
телекоммуникаций и мультимедиа [1, 2]. Такие высокоинтегрированные системы
включают в себя этапы проектирования встроенных высокопроизводительных
аналоговых блоков или блоков со смешанными сигналами, а также различных
радиочастотных устройств на цифровых схемах (сложные процессоры, различные
логические блоки и большие блоки памяти) на одном кристалле. Рост сервиса
беспроводной связи и других средств телекоммуникации вызывает потребность
в дешевых, высокоинтегрированных решениях с повышенными требованиями
к характеристикам проектируемых систем.
Использование субмикронной КМОП-технологии (с технологическими норма-
ми менее 65 нм) ставит новые важные проблемы при проектировании микросхем
(как аналоговых, так и цифровых). Некоторые из этих проблем ранее не встречались
вообще, другие существовали и раньше, но сегодня, в эру глубокого субмикрона,
приобрели более серьезное значение.
Как известно, широко используемое разработчиками микросхем масштаби-
рование технологий основано на определенных принципах. В частности, при про-
ектировании цифровых схем уменьшение размера элементов в технологии front-end
(т.е. до прибора) и в технологии back-end (включая межсоединения), связанное
с добавлением все большего числа уровней межсоединений, приводит к ради-
кальному увеличению плотности цифровых интегральных схем с одновременным
уменьшением задержки времени переключения. Главный недостаток этой тенден-
ции состоит в том, что напряжение питания также должно было бы пропорционально
уменьшаться, что потенциально может привести к увеличению задержки времени
переключения, а в ряде конкретных применений вообще неприемлемо.
В сценарии процедуры перехода на технологию глубокого субмикрона параметр
масштабирования S одинаков для всех геометрических параметров и для всех пара-
метров напряжений МОП-транзистора. Такой идеальный случай для стандартных
КМОП-вентилей приводит к повышению плотности упаковки пропорционально S2,
снижению внутренней задержки пропорционально 1/S и снижению потребляемой
мощности пропорционально 1/S2 при постоянной величине плотности выделяемой
мощности. Шумовые характеристики логических вентилей также снижаются, но
все же остаются на приемлемом уровне.
К нашему сожалению, на практике такой идеальный сценарий не реализуется,
однако, в принципе, он существует и показывает, что для цифровых схем масштаби-
рование было и остается перспективным: быстродействие схем увеличивается, плот-
ность логики возрастает, а потребляемая мощность снижается, шумовые эффекты
также остаются на приемлемом уровне [3]. Для аналоговых схем масштабирование не
приносит существенного выигрыша по площади, однако обеспечивает преимущества
в отношении быстродействия, что позволяет изготавливать на кремнии RF схемы и
быстродействующие аналоговые блоки, подобные преобразователям данных.
Другой аспект проблемы вытекает из работ [2–4]: при факторе масштабирования
S геометрические размеры и все значения напряжений в МОП-транзисторе уменьша-
ются в 1/S раз, а концентрация примеси подложки увеличивается в S раз. В результате
плотность компоновки прибора увеличивается в S2 раз, рассеиваемая мощность
остается постоянной, а задержка сигнала на затворе уменьшается в 1/S раз.
В действительности существуют серьезные проблемы, связанные с реализаци-
ей на практике ожидаемой теории. При этом повышение рассеиваемой мощности
является наиболее серьезной проблемой. Одна из причин, почему затруднительно
достигнуть, по крайней мере, постоянства рассеиваемой мощности – это невозмож-
ность дальнейшего уменьшения напряжения питания. Если напряжение питания
остается постоянным, то рассеиваемая мощность увеличивается в S3 раз. Другой
причиной реального повышения рассеиваемой мощности является увеличение
сложности схемы и повышение ее рабочей частоты.
По мере сокращения геометрических размеров элементов ИМС проектировщи-
ки могут разместить все большее количество транзисторов на одном кремниевом
кристалле. Однако уменьшение технологических норм приводит к повышению слож-
ности кристалла и создает все большее количество проблем, связанных с контролем
качества результата проектирования. При приближении от 90 нм к 65 нм и тем более
к 45 нм перед проектировщиками встают проблемы, обусловленные возрастающими
электрическими и физическими эффектами, связанными с высокой плотностью
межсоединений и высокой плотностью размещения транзисторов. Уже сегодня
в технологии 90 нм и ниже проявляются такие эффекты «нецифрового» поведения
этих систем, как динамическое падение напряжения на сопротивлении, токи утечки,
электромиграция, антенные эффекты и эффекты перекрестного взаимодействия,
которые могут существенно изменить характеристики функционирования схемы,
«поднять» проблемы надежности и привести к выходу схемы из строя. Указанные
проблемы становятся значительными и даже доминирующими с повышением
рабочих характеристик проекта. Главными проблемами высокоэффективного
физического проектирования ИМС с технологическими нормами глубокого суб-
микрона являются плотность токов и распределение мощности, синхронизация,
флуктуации параметров технологии и шумовые эффекты. Методы динамического
анализа являются наилучшим приближением для понимания и принятия решений
указанных проблем глубокого субмикрона.
По мере масштабирования технологии до 90 нм и ниже (65 нм, 45 нм, 32 нм) фи-
зические и квантово-механические эффекты, не столь существенны при «стандартной»
технологии, становятся более важными, а в некоторых случаях и доминирующими.
Примером таких эффектов являются токи утечки, которые раньше, в «стандартной»
технологии не принимались во внимание. Кроме того, с уменьшением геометриче-
ских размеров становится все более важным разброс технологических параметров.
Очевидно, что разброс выходных параметров, как «отклик» на флуктуации техно-
логических параметров, становится все более значительным, когда абсолютные
значения указанных входных параметров уменьшаются. Это справедливо как для
порогового напряжения, так и для степени легирования, геометрических размеров
и пр. Например, отклонение порогового напряжения VTH на 50 мВ более значимо
для схемы, когда VTH = 200 мВ, по сравнению с отклонением величины порогового
напряжения VTH на такую же величину при VTH = 700 мВ.
Таким образом, сегодня главная проблема в проектировании систем с техно-
логическими нормами 90 нм и ниже состоит в ответе на вопрос: реализуются ли
указанные преимущества масштабирования при учете новых физических эффектов,
характерных для технологии «глубокого субмикрона»? Возможно ли решение в «на-
номире» таких задач, как достижение предельных рабочих характеристик ИМС,
минимизация потребления мощности, оптимизация надежности, технологичности
изготовления и цены? Какие сегодня решаются задачи и предлагаются решения
в сфере физического проектирования ИМС, изготовляемых по технологии глубоко-
го субмикрона? Можно ли сохранять высокие рабочие характеристики современных
ИМС при таких новых ограничениях? Другими словами: будет ли проектирование
схем, выполненных по технологии 90 нм и ниже, все же приносить преимущества,
которые прогнозировались ранее, или же ограничения по проектированию станут
такими суровыми, что развитие этой важной области человеческой деятельности
закончится на отметке 90 или 65 нм?
Настоящая глава и посвящена подобным проблемам, возникающим при
проектировании аналоговых и цифровых схем, выполненных по наноразмерной
(«глубокого субмикрона») технологии – с технологическими нормами менее 90 нм.
Здесь рассмотрены основные проблемы, которые влияют на результаты про-
ектирования интегральных микросхем (ИМС) с такими технологическими нор-
мами, включая повышенные токи утечки, температурные эффекты, флуктуации
параметров технологии при ее масштабировании и пр. Кроме того, обсуждаются
проблемы влияния указанных факторов на результаты проектирования цифровых
схем, а также встроенных схем памяти. И, наконец, рассмотрим проблемы, харак-
терные для встроенных аналоговых микросхем (в том числе снижение напряжения
питания), а также показатели, характеризующие эффективность проектирования.
Успешное будущее высокоэффективного проектирования процессоров, схем
памяти и других изделий микроэлектроники с проектными нормами ниже 90 нм
связано с решением двух основных проблем:
– рассеяние энергии и, как следствие, возрастание потребляемой мощности
отдельных вентилей и схемы в целом;
– изменения (флуктуации, технологического разброса) параметров субмикрон-
ной технологии.
Попробуем здесь показать, что подход к проектированию в микроэлектронике из-
меняется с детерминированного на вероятностный и статистический. В работе [5],
где обсуждаются наиболее известные схемотехнические решения и возможности
автоматизации проектирования для преодоления указанных проблем, показано
определенное несоответствие между сохранением исторического уровня роста
(по крайней мере до порогового значения технологической нормы в 0,18 мкм)
функциональности и падением энергопотребления при вхождении в поколение
КМОП-технологии с нормами ниже 90 нм. Серьезнейшую проблему представляют
также чрезмерно большие подпороговые токи и токи утечки через подзатворный
диэлектрик. Кроме этого, энергетическая эффективность микроархитектуры
сложнофункциональной ИМС начинает играть большую роль, по сравнению
с компромиссами относительно рассеиваемой мощности и площади кристалла.
2.2. Основные тенденции развития кремниевых БИС
При масштабировании технологии ниже 90 нм повышение плотности транзисто-
ров, как обычно, подчиняется закону Мура, что обеспечивает достижение все более
высокой степени интеграции. При этом время задержки на транзисторе продол-
жает уменьшаться – вплоть до 30% на каждое поколение технологических норм.
Однако рассеяние мощности и высокий уровень относительной величины разброса
технологических параметров не дают возможности использовать преимущества до-
стижения высокой степени интеграции при уменьшении технологической нормы.
По мере масштабирования технологии напряжение питания VDD плавно
уменьшается на 15% с каждым новым поколением из-за сложностей, связанных,
во-первых, с масштабированием порогового напряжения VTH и, во-вторых, с ре-
ализацией целей разработки транзисторов с повышенными характеристиками.
Рис. 2.1 иллюстрирует рост активной мощности микропроцессора с учетом
«исторического» 2-кратного роста числа транзисторов и гипотетического 1,5-крат-
ного роста. Видно, что если следовать «исторической» тенденции, изменение ак-
тивной мощности ждет тупик при ограничении размера транзистора, повышении
степени интеграции и размера кристалла с каждым новым поколением технологии.
Пороговое напряжение VTH с уменьшением технологической нормы будет про-
должать умеренно уменьшаться, пока его величина не достигнет предела ограниче-
ний по характеристикам транзистора, с одновременным повышением подпороговых
токов утечки исток-затвор (source-drain, SD). На рис. 2.2 представлена зависимость
тока утечки SD от технологической нормы для 2-кратного и 1,5-кратного повыше-
ния плотности транзисторов. Отметим, что даже при умеренном уменьшении VTH
мощность, выделяемая SD токами утечки, будет возрастать существенно, ставя под
вопрос перспективность даже 1,5-кратного возрастания плотности транзисторов
при каждом следующем поколении технологии и уменьшения размера кристалла.
Как будет более подробно показано ниже, учет разброса параметров играет
очень важную роль при проектировании кристаллов с нормами ниже 90 нм. На рис. 2.3
представлена частотная зависимость микропроцессора от подпорогового тока
утечки Isb. Разброс подпорогового тока Isb обусловлен вариацией длины канала, вы-
званной изменениями порогового напряжения. Отметим, что наивысшей частоте
соответствует широкий разброс тока утечки, а для данного тока утечки – большой
разброс частоты. Кристаллы с наибольшей частотой и с большой величиной Isb,
как и низкочастотные кристаллы с достаточно высокой величиной Isb должны быть
отбракованы, что повлияет на выход годных.
Различия в активности переключения по кристаллу и разнообразие типов
логики приводят к неравномерному рассеянию мощности даже в пределах одного
кристалла (рис. 2.4) [2, 6].
Эти вариации влекут за собой неравномерное распределение напряжения
питания, возникновение локальных «горячих» температурных точек на кристалле
и, следовательно, неравномерное распределение подпороговых токов утечки по
кристаллу. В связи с этим важно проводить проектирование с учетом отклонения
параметров, меняя стиль проектирования от современного детерминированного
к вероятностному и статистическому.
Как было сказано выше, стремительное развитие современной микроэлектро-
ники, особенно при переходе на субмикронные технологии, кроме безусловных
преимуществ, порождает и новые проблемы, требующие неотложного решения.
Одной из таких проблем является значительный рост энергопотребления в стати-
ческом режиме при увеличении рабочих частот ИМС (рис. 2.5).
Приведенная на рис. 2.5 тенденция кажется парадоксальной, поскольку ос-
новным достоинством традиционно используемого при производстве цифровых
ИМС КМОП технологического процесса является именно низкая потребляемая
мощность в статическом режиме.
Основная причина указанной проблемы состоит в возникновении так назы-
ваемых токов утечки в субмикронных КМОП ИМС. При таких технологических
нормах изготовления уже теряется основное преимущество КМОП-вентилей –
пренебрежимо малое статическое потребление энергии. На рис. 2.6 представлена
гистограмма процентного отношения энергетических затрат, связанных с токами
утечки, к полной рассеиваемой мощности для различных субмикронных техноло-
гических норм при изготовлении КМОП ИМС.
Как показано на рис. 2.7 [2], современный микропроцессор, изготовленный
с технологическими нормами глубокого субмикрона с точки зрения тепловыде-
ления, образно говоря, представляет собой маленький «ядерный реактор». И это
тепло необходимо как-то и куда-то «отводить».
Таким образом, кроме значительных затрат собственно на проектирование
ИМС, приходится вкладывать дополнительные и весьма значительные финансовые
средства и в разработку соответствующих систем охлаждения (рис. 2.8).
Из указанных проблем очевидно следует необходимость решения еще одной
важнейшей задачи – создание эффективных источников питания. Если емкость
современных аккумуляторных батарей за последнее десятилетие выросла всего
в 3–4 раза, то потребляемая устройствами мощность выросла более чем на порядок –
в 50–70 раз (рис. 2.9). Наблюдается неумолимая тенденция, согласно которой при
ежегодном росте емкости элементов питания на 10–15% потребляемая мощность
возрастает на 35–40%.
Рассмотрим более коротко причины и физические механизмы генерации этой
мощности в ИМС, чтобы понять пути ее снижения.
2.3. Пути уменьшения величины потребления мощности
в субмикронных БИС
В одной из первых работ по этому направлению [7] был представлен краткий обзор
проблем, связанных с токами утечки, при проектировании систем, изготавливае-
мых по 90 нм технологии и ниже. Рассмотрим ниже основные вопросы, связанные
с механизмами управления мощностью, включая технологии, методы и инструменты,
обеспечивающие снижение уровня токов утечки и энергопотребления, связанного
с ними, в современных подходах к проектированию.
На рис. 2.10 показана простейшая структура МОП-транзистора. По мере
уменьшения толщины (tox) подзатворного диэлектрика (до 12 Å в 90 нм техноло-
гии) напряжения в поперечном сечении затвора должны снижаться до уровня, при
котором не будет пробоя в изолирующих материалах.
Для разработчиков, которые занимались в основном проектированием схем по
КМОП-технологии, концепция больших токов в спящем режиме может оказаться
непривычной для реализации, особенно если кристаллы поставляются фабриками,
на которых изготавливаются схемы с более высокой степенью рассеяния энергии. От-
сюда следует вывод, что для устранения таких противоречий необходима определенная
система управления процессом рассеяния энергии, обусловленной токами утечки.
Рост потребления энергии, обусловленный токами утечки. Современные техноло-
гические процессы вынуждают разработчиков искать новые методы проектирования
для снижения рассеяния энергии, обусловленной токами утечки. Как следует из
рис. 2.11, управление быстродействием является одним из наиболее эффективных
способов достижения этой цели.
Для реализации этой концепции необходимо создание соответствующей
библиотеки, с помощью которой можно было бы иметь более богатый выбор
ячеек, основанных на знании конкретных характеристик быстродействия и токов
утечки для каждой ячейки. Из данных, представленных на рис. 2.11, следует, что
при изменении времени задержки на затворе с 25 пс до 8 пс ток выключения IOFF
МОП-транзистора возрастает почти на четыре порядка, т.е. проявляется экспо-
ненциальная зависимость при снижении порогового напряжения на каждые 65 мВ.
Эта закономерность проявляется как для n-МОП, так и для p-МОП-транзистора.
На протяжении недавнего времени, начиная со схем, выполненных еще по
технологии 0,5 мкм, напряжение питания снизилось с 5 В до 1 В и даже ниже. Для
достижения характеристик транзистора, соответствующих новым поколениям
технологии, необходимо было снижать и пороговое напряжение. Проектируемые
транзисторы должны функционировать с величиной порогового напряжения,
равного 1,25 В, как и при 5 В технологии, что недостижимо при технологии 1 В.
Снижение порогового напряжения имеет большое значение и для решения пробле-
мы увеличения токов утечки в КМОП-технологиях нового поколения. В типичном
случае подпороговые токи утечки увеличиваются экспоненциально с каждым 65 мВ
повышением порогового напряжения.
Технологии, при которых токи в «спящем» режиме велики, не связаны с какой-
то новой концепцией. Для проектировщиков, которые ранее использовали техно-
логии проектирования схем на биполярном переходе, выполненных по ECL или
FET технологиям, представления о токах в n-МОП-приборах достаточно понятны,
как и пути их снижения.
Крупные современные фабрики обладают технологическими процессами, с по-
мощью которых на одной пластине формируются n-МОП или p-МОП-транзисторы
с разными величинами пороговых напряжений. Такие разные типы транзисторов
используются для создания отдельных ячеек с одинаковой функциональностью,
но с разными характеристиками быстродействия и токов утечки. На рис. 2.12 пред-
ставлены зависимости мощности (на рисунке от 1 до 10 000 мВт), выделяемой то-
ками утечки библиотечных ячеек для 90 нм технологии и ниже, от рабочей частоты
транзистора. Величина выделяемой мощности основана на средней величине тока
утечки в транзисторе с низкой величиной порогового напряжения.
Ячейки с повышенной величиной тока утечки (кривая 1) содержат транзисторы
с пониженной величиной порогового напряжения. «Осциллограмма» (кривая 2)
иллюстрирует характеристики токов утечки для соответствующих ячеек с транзи-
сторами, имеющими повышенные значения порогового напряжения. Представ-
ленные зависимости с высокими и низкими величинами токов утечки показывают,
что входные величины для некоторых ячеек могут иметь значительное влияние на
ток утечки.
Соотношение между характеристиками быстродействия транзистора и токами
утечки может быть использовано при разработке проектов, оптимизированных
по длительности сигналов и рассеиваемой мощности. Ячейки, которые не рас-
полагаются на критическом пути распространения сигнала, часто не требуют
характеристик, присущих ячейкам с высоким уровнем токов утечки, и они могут
использовать более медленные транзисторы с более низким уровнем токов утечки.
Поскольку входные характеристики ячеек могут существенно влиять на их токи
утечек, современные средства оптимизации могут не просто предложить замену
ячейкам, основанным на усредненных величинах токов утечки. Кроме установления
ограничений на быстродействие, эти средства должны также помочь установлению
других ограничений на правила проектирования (Design Rule Constraints, DRCs),
таких как, например, максимальное число fan-outs на ячейку (fan-out – количество
входов, которые могут быть соединены с выходом ячейки, прежде чем токи, не-
обходимые для входов, будут превышать ток, который может быть направлен вы-
ходом с сохранением правильных (установленных) логических уровней) и времен
переходов (transition times). В типичном случае наилучшие конечные результаты
достигаются в том случае, когда оптимизация мощности, обусловленной токами
утечки, проводится на ранних стадиях проектирования.
В тех случаях, когда использование ячеек со смешанными (высокими и низки-
ми) значениями пороговых напряжений VTH недостаточно эффективно, использу-
ются более сложные методы для снижения рассеяния мощности, обусловленной
токами утечки. В типичном случае эти альтернативные методики требуют разде-
ления проекта на отдельные части, тем самым виртуально исключая ток утечки,
когда определенные секции проекта находятся в «спящем» состоянии.
Эта методика требует включения дополнительных транзисторов, которые
служат для управления потребляемой мощностью (power-gating transistors) посред-
ством отключения тока к выделенным секциям проектируемой схемы. Такими
транзисторами могут быть p-МОП-транзисторы, подсоединенные к цепям пита-
ния VDD, чтобы изолировать выделенную секцию от VDD или n-МОП-транзисторы,
подключенные к схеме VSS.
В типичном случае p-МОП-транзисторы называются «ведущими», а n-МОП-
транзисторы – «ведомыми». Для получения максимальных результатов можно
использовать одновременно как «ведущие», так и «ведомые» транзисторы. Такие
транзисторы могут быть введены в схему для управления целой группой ячеек и даже
целыми блоками проекта. В некоторых архитектурах ячеек «ведущие» и «ведомые»
транзисторы вводятся в каждую ячейку для осуществления контроля по спящему
режиму с использованием периферии ячейки.
Если в проектируемой схеме используется управление по мощности (power
gating), то проектировщик должен сделать выбор, как следует использовать эту
часть схемы, управляемой по мощности (power gated section).
В этом случае используются три основных подхода к решению задачи оптими-
зации потребляемой мощности:
– «отбрасывание» старого состояния системы и повторение его проектирования
в режиме повышенного состояния по потребляемой мощности;
– сохранение текущего состояния проекта и его использование при следующем
поднятии мощности;
– использование специальных регистров (retention registers), которые сохраняют
состояние проекта локально в состоянии «запирания» с низким уровнем то-
ков утечки и могут быть использованы для сохранения «старого» состояния
после поднятия мощности.
Третий способ основан на способности быстрого сохранения и восстановления
состояния power-gated секций. Некоторые решения синтеза состояний с понижен-
ной величиной потребляемой мощности обеспечивают поддержку для упомянутых
retention регистров, которые вставляются в определенные части проекта по выбору
разработчика.
Существует конструктивно- технологическая проблема обеспечения электриче-
ской изоляции между power-gated секциями и остальной частью проектируемой систе-
мы. Наличие выводов из этих power-gated секций, если есть возможность сделать их
плавающими, может привести к тому, что вентили, служащие для управления потре-
бляемой мощностью, могут перемещаться в топологии кристалла на некоторые «про-
межуточные» уровни. Это может приводить к большому числу коротких замыканий
или crowbar currents в затворе, что вызывает, следовательно, прямо противоположные
результаты относительно предполагаемой экономии энергии (crowbar currents – ток,
возникающий в переходном состоянии в КМОП-системе, когда оба транзистора,
как n-МОП, так и p-МОП, находятся частично во включенном состоянии; или
ток, который течет непосредственно из VDD на землю, GND, при переключении из
включенного состояния в выключенное). Следовательно, необходимо использовать
изоляционные ячейки, которые будут управлять выводами power-gated секций.
Важно отметить, что упомянутые регистры и изоляция реализуются не только
с помощью инструментов, предназначенных для синтеза и оптимизации, но также
и путем использования инструментов, которые осуществляют scan insertion, ATPG
и верификацию (ATPG, Automatic Test Pattern Generation или Automatic Test Pattern
Generator – технология компьютерного проектирования, используемая для опре-
деления правильного поведения схемы или ее поведения с ошибками, вызванного
наличием в ней дефектов).
Другой способ снижения энергетических потерь, обусловленных токами
утечки, состоит в изменении потенциала, приложенного к подложке (body) МОП-
транзисторов. Изменяя потенциал на подложке, можно динамически менять ток
утечки и рабочие характеристики транзистора. Этот способ может быть также ис-
пользован для повышения качества проектируемой схемы – рабочие характеристики
транзисторов можно подогнать к номинальным значениям, если они изменились
вследствие флуктуаций параметров технологических процессов.
Мощность, обусловленная токами утечки, является все возрастающей про-
блемой в общем процессе проектирования. В отличие от динамической мощности,
которой можно управлять посредством снижения переключательной активности,
проблема мощности, обусловленной токами утечки, существует как «плата» за
общую проблему потери мощности.
При 90 нм и ниже мощность токов утечки составляет значительную долю от
полной мощности высокопроизводительных проектов и является критической при
удовлетворении требований, предъявляемых к задаче «спящего» режима в схемах
малой мощности.
Библиотеки приборов с разными пороговыми напряжениями, power-gating и
разнообразные body bias могут использоваться в качестве эффективных средств
снижения мощности токов утечки схемах, изготовленных по технологии 90 нм.
Современные средства обеспечивают возможности для использования таких техно-
логий и помогают снизить мощность токов утечки в проектах глубокого субмикрона.
Очевидно, что разработка микроэлектронного устройства с наилучшими функцио-
нальными характеристиками должна проводиться с условием обеспечения низкого
потребления энергии. При этом следует обеспечить оптимальное (равномерное)
распределение рассеиваемой мощности по площади проектируемого кристалла
для всего требуемого ткмпературного диапазона.
Оптимальное распределение мощности – одна из главных проблем, связанных
с проектированием топологии ИМС по технологии глубокого субмикрона. Рас-
положение активных и пассивных элементов по кристаллу и компановка самого
кристалла с соблюдением специальных правил и методов позволяют определенным
образом распределять величины VDD/GND и сигналы как по кристаллу, так и по
его периферии. Однако современные прогнозы относительно количественного
соотношения между выделяемой удельной мощностью и плотностью (степенью
интеграции) приборов в нанометровых проектах не всегда учитывают такой подход
размещение приборов по кристаллу.
Важным аспектом при решении этой задачи является методика определения и
учета «горячих точек» (hot spots) – кластеров наиболее активно переключающихся
транзисторов, располагающихся неравномерно по кристаллу, поскольку допуще-
ние о равномерной плотности распределения рассеиваемой мощности является
«слишком оптимистичным». Горячая точка при расчетах определяется как область,
в которой локальная плотность рассеиваемой мощности в 4 раза больше, чем ве-
личина общей для кристалла плотности рассеиваемой мощности в равномерном
приближении, которая обозначается обычно как (Рчип/Ачип).
Рассмотрим еще одну проблему, связанную с возрастанием роли последовательного
омического сопротивления пути прохождения сигналов внутри кристалла. Специалисты по проектированию БИС на своем специфическом техническом сленге
(языке) называют ее проблемой IR-масштабирования (IR – падение напряжения
на межсоединениях внутри кристалла). На рис. 2.13 показан необходимый диапазон
(нормализованный к минимальной ширине металлизации на самом верхнем уровне
межсоединений), который необходим для обеспечения не более чем 10% падения
напряжения на этом сопротивлении в «горячих точках» проектируемого изделия
в масштабированных технологиях с использованием минимальной допустимой
высоты рельефа (bump pitch).
Этот рисунок отражает реальную ситуацию только для случая высокоуровневой
трассировки при условии, что остальная часть схемы, в которой выделяется мощ-
ность, оптимальным образом трассируется проектировщиками, тогда как самый
высокий уровень разводки металлизации ограничивается технологией. Следует
отметить, что область 35 нм технологии имеет меньшие ограничения по сравнению
с 50 нм технологией из-за пониженной плотности рассеяния мощности при 35 нм
технологии.
Вообще говоря, в то время как отмеченная тенденция кажется тревожной
(примерно квадратичное увеличение рассеиваемой мощности в зависимости от
усредненной ширины линии межсоединений, нормализованной к стандартной
минимально допустимой ширине линии), даже при уровне проектных норм 35 нм
опытный разработчик может успешно решить проблему мощности. Имеющиеся
данные, относящиеся к VDD и GND, показывают, что даже 16-кратное снижение
минимальной ширины линии межсоединения приводит к экономии всего лишь
менее чем 4% всех ресурсов трассировки на верхнем уровне металлизации. Тем не
менее общая минимизация трассировки при правильном расчете и моделировании
может обеспечить 17–20% экономии (снижение величины рассеиваемой мощности).
Проектирование БИС с учетом оптимального распределения потребляемой мощ-
ности – критические вопросы во всей проблеме проектирования микросхем и тем более
на уровне глубокого субмикрона. С уменьшением напряжения питания, возрастанием
требований снижения удельного уровня потребляемой мощности, с повышением
плотности компоновки схемы задача снижения до минимума потребления мощности,
уменьшение величины падения напряжения на внутренних шинах межсоединений и
увеличение до максимума надежности проектируемой ИМС не могут быть решены
стандартными методами схемотехнического проектирования. При этом цена решения
таких проблем является чрезвычайно высокой – в случае неудачи проекта требуется
выполнить множество итераций, и не всегда получается положительный результат.
Разработчик субмикронной ИМС должен уметь квалифицированно выпол-
нять необходимый анализ топологии ИМС и ее оптимизацию для удовлетворения
условий ограничений по потребляемой мощности и надежности. Необходимо
оптимизировать как распределение потребляемой мощности по площади ИМС и
снижение общего значения, если это возможно. Следует корректно учитывать не
только падение напряжения, но и параметры непосредственно связанного с ним
процесса электромиграции. После выполнения первой итерации распределе-
ния мощности необходимо выполнить точный расчет временных характеристик
(динамического моделирования) для всего проекта, включая расчет временных
характеристик каждой ячейки с учетом допустимых отклонений напряжения и
технологических разбросов.
Оптимальное размещение по площади кристалла основных источников потре-
бления энергии уменьшает токовые нагрузки на проводники, по которым проис-
ходит передача высокочастотных сигналов. Кроме того, оптимальное размещение
транзисторов, потребляющих энергию, связано с общей задачей минимизации длины
межсоединений. Такая оптимизация приводит к существенному снижению динами-
ческого потребления энергии на шинах с высокой переключательной активностью.
Оптимальное размещение транзисторов и межсоединений в топологии ИМС
с точки зрения минимизации тепловыделения также связано с проблемой миними-
зации падения напряжения (IR) на питающих шинах. Этот вид размещения важен
с точки зрения требований по току в связи с тем, что ячейки (транзисторы) с высо-
ким потреблением энергии должны распределятся равномерно по всей топологии,
избегая образования «горячих пятен» в проектируемой схеме. Такой комплексный
подход приводит к эффективной минимизации падений на внутреннем сопротив-
лении металлизации (IR), плотности тока и температуры.
С каждым новым поколением технологии уровни рассеиваемой на сопротивле-
ниях мощности снижаются, но проблема эффективного управления потребляемой
мощностью не только не снимается, но наоборот становится все более важной.
Вследствие уменьшения линейных размеров элементов и повышения плотности
упаковки приборов в схеме уровни падения напряжения, которые были приемлемы
в предыдущих поколениях технологии, теперь могут являться причиной ошибок в
функционировании схемы, а возникающие градиенты температуры могут в значи-
тельной степени способствовать деградации рабочих характеристик схемы.
Таким образом, для снижения потребляемой мощности на этапе проектирова-
ния ИМС необходимо осуществление следующих мер:
1. Физическое распределение потребляемой мощности в пределах кристалла
должно проводиться с учетом всех особенностей и характеристик, присущих
технологиям глубокого субмикрона. Оптимизация распределения потребляемой
мощности должна быть осуществлена совместно с оптимальным (минимальным)
распределением падения напряжения и учетом флуктуаций плотности тока.
2. Для проведения необходимого точного расчета синхронизации проектиру-
емой ИМС необходимо использовать соответствующие специальные раз-
работки программных средств проектирования (САПР).
2.4. Взаимосвязь утечки и статического потребления
мощности в структуре субмикронного
МОП-транзистора
При переходе современной микроэлектроники на КМОП-технологию, начавшемся
в 80-х годах прошлого столетия, разработчики были удовлетворены преимущества-
ми этой технологии, заключающимися в том, что потребление энергии в таких
схемах определялось частотой переключения базовых элементов – транзисторов.
Во многих случаях потребление мощности в статическом режиме при расчетах и
моделировании вообще не принималось во внимание. Когда микросхема не обра-
батывала информацию, мощность, выделяемая в этом спящем режиме, считалась
пренебрежимо малой. И это в определенной степени было обоснованно, поскольку
токи утечки в то время определялись токами обратно-смещенных переходов между
истоками и стоками, которые были пренебрежимо малыми.
По мере использования технологии, проникающей в область глубокого суб-
микрона, уменьшающиеся напряжения в приборах привели к снижению величин
электрических полей в структуре прибора, а также к снижению динамического энер-
гопотребления [3, 7]. Рассмотрим более подробно механизмы генерации мощности
в субмикронных ИМС.
2.4.1. Пути уменьшения потребления мощности в субмикронных
КМОП-БИС
На рис. 2.14 представлены графики, демонстрирующие протекающие в цифровой
ИМС токи, ответственные за потребляемую мощность для динамического (а) и
статического (б) режимов [3, 8].
В динамическом режиме (при переключении элемента из одного логического
состояние в другое) в схеме протекают два тока – Idynamic-C (ток перезарядки выходной
емкости CL) и ISC (ток короткого замыкания, который протекает в момент, когда цепи
p-МОП и n-МОП-приборов открыты). При этом мощность переключения Pswitching будет
складываться из двух основных компонент – Pdynamic-C и PSC. Таким образом, зависи-
мость для динамической потребляемой мощности можно записать в следующем виде:
см. уравнение в книге (2.1)
где asw – фактор активности переключения, CL – выходная нагрузочная емкость,
fclock – тактовая частота.
Фактор активности переключения asw представляет собой среднее количество
смены состояния (переходов) на выходе ячейки, происходящих за цикл переклю-
чения. Произведение aswCL называют также эффективной емкостью ячейки Ceff.
Таким образом, усредненная мощность переключения описывается зависимостью:
см. уравнение в книге (2.2)
где VDD – напряжение питания.
Существуют следующие методы уменьшения уровня потребляемой мощности:
– уменьшение величины напряжения питания;
– уменьшение рабочей частоты;
– снижение паразитных емкостей;
– оптимизация циклов переключения при выполнении повторно этапа логи-
ческого моделирования и верификации.
Потребление в режиме «короткого замыкания» можно описать с помощью
выражения:
см. уравнение в книге (2.3)
Здесь разность (t1 – t2) зависит от порогового напряжения и крутизны входного
сигнала.
Типовые зависимости тока короткого замыкания ISC от времени представлены
на рис. 2.15.
К сожалению, эти методы приводят к ухудшению технических характеристик
ИМС. Так, при снижении питающего напряжения и рабочей частоты снижается
производительность и нагрузочная способность элементов ИМС. Для снижения
паразитных емкостей требуется существенная доработка и модернизация спроек-
тированной технологии (что не всегда возможно), а также необходимо повторять
этапы проектирования системного (логического) уровня, с целью дополнительной
оптимизации (увеличение сроков и стоимости проектов).
Из анализа представленных зависимостей очевидны меры, необходимые для
снижения уровня потребляемой мощности за счет уменьшения PSC:
– уменьшение величины напряжения питания ИМС (но при этом снижаются
рабочие характеристики);
– уменьшение рабочей частоты (при этом также снижаются рабочие характе-
ристики);
– уменьшение токов включения (ухудшаются динамические характеристики);
– специальная оптимизация режимов переключения вентилей при функцио-
нально-логическом проектировании системы;
– изменение (коррекция) входных сигналов за счет модификации формы
(крутизны) передних и задних фронтов;
– повышение пороговых напряжений МОП-транзисторов, формирующих
логические элементы (наиболее эффективный метод).
Следует отметить, что в статическом режиме проектируемая ИМС имеет «не-
нулевую» потребляемую мощность PLEAK за счет протекания токов утечки, которую
можно выразить как произведение токов утечки ILEAK на напряжение питания VDD:
PLEAK = ILEAK × VDD. (2.4)
В свою очередь, ток утечки ILEAK состоит из двух основных компонент, подпо-
рогового тока ISUB и тока утечки затвора IGATE.
Общая статическая мощность логического элемента PLEAK состоит из двух ком-
понентов – мощности, потребляемой при протекании подпороговых токов утечки
PSUB, а также мощности, потребляемой при протекании тока утечки затвора PGATE.
Подпороговый ток ISUB играет наиболее важную роль в ИМС, изготовленных
по нормам ниже 90 нм, а ток утечки затвора IGATE имеет тенденцию быстрого роста
с уменьшением топологических размеров, и требуется применение специальных
мер для его учета и нейтрализации.
Таким образом, анализ процессов, происходящих в КМОП ИМС при переходе
на технологии глубокого субмикрона, позволяет сделать следующие основные выводы.
1. Повышение плотности упаковки наряду с увеличением количества логиче-
ских элементов в схеме приводит к росту величины суммарной (эквивалент-
ной) емкости переключения, что вызывает в итоге рост общей мощности,
потребляемой при переключении ИМС.
2. Такие же явления происходят и при росте тактовой рабочей частоты ИМС.
3. Снижая напряжение питания, разработчик может уменьшить мощность по-
требления, но при этом пропорционально падает производительность ИМС.
4. Снижение порогового напряжения МОП-транзисторов с известными техно-
логическими приемами все равно неизбежно приводит к экспоненциальному
росту численных значений подпороговых токов утечки, и в итоге – к увели-
чению потребляемой мощности.
5. Уменьшение толщины подзатворного диэлектрика, обусловленное особен-
ностями субмикронной технологии, приводит к увеличению численного
значения величины тока включения ION, что вызывает экспоненциальный
рост тока утечки затвора, и в итоге также содействует увеличению потребля-
емой мощности субмикронной ИМС.
2.4.2. Анализ токов, протекающих в субмикронном МОП-транзисторе
На рис. 2.16 изображена стандартная конструкция субмикронного МОП-тран-
зистора с указанием возможных схем циркуляции токов утечки в его активных и
пассивных полупроводниковых областях [9].
В закрытом состоянии в МОП-транзисторе одновременно протекают следую-
щие типы: подпороговый ток ISUB, туннельный ток затвора IGATE, ток прокола сток-
исток Ipunch и токи утечки p-n-перехода IJUNC + IGIDL + IBTBT.
Когда канал открыт, в структуре транзистора протекают следующие токи:
туннельный ток затвора Igate, токи утечки p-n-перехода Ijunction + IGIDL + IBTBT и ток
инжекции горячих носителей IHCI.
Кроме того, при использовании структур, изготовленных по технологическим
нормам, при которых длина канала L < 7 нм, возникает еще и дополнительный
туннельный ток сток-исток Isd,tunn (рис. 2.17).
Представленные на рис. 2.16 токи второго порядкаIGIDL и IGISL являются физиче-
ским следствием действия соответствующих эффектов GIDL и GISL (Gate Induced
Drain (Source) Leakage – ток утечки, индуцированный затвором/истоком).
GIDL эффект способствует генерации нежелательного тока в транзисторе с ко-
ротким каналом, который возникает при повышенных напряжениях на затворе
в выключенном состоянии транзистора. GIDL эффект – это результат влияния
физических процессов, происходящих в области глубокого обеднения. Этот эффект
наблюдается в затворе при высоких значениях напряжений смещений (отрицательных
для FET транзисторов n-типа и положительных для FET транзисторов p-типа). Эта
обедненная область приводит к искривлению зонной структуры, что, в свою очередь,
создает условия для туннелирования носителей из одной зоны в другую, что и приво-
дит к появлению этого дополнительного тока. GIDL эффект существенно ухудшает
характеристики ИМС, особенно ИМС энергонезависимой памяти, в том числе FLASH
EEPROM, которые широко используются в современных мобильных применениях.
Кроме токов IGIDL и IGISL к току канала IC добавляются токи переходов – Ijbs и Ijbd,
ток ударной ионизации III, (является существенным только в режиме насыщения).
Следует отметить, что к току III в режиме насыщения добавляется также и ток под-
ложки. В общем случае – туннельный ток затвора субмикронного транзистора
можно разделить на три составляющие – Igs, Igb и Igd, которые, соответственно,
являются токами от затвора к истоку, подложке и стоку.
Таким образом, результирующие токи, протекающие в субмикронном МОП-
транзисторе, можно описать системой следующих выражений [3]:
см. уравнение в книге (2.5)
Рис. 2.18 иллюстрирует классическую зависимость тока стока ID от напряжения
на затворе Vgs n-канального МОП-транзистора в линейном режиме и в режиме на-
сыщения.
Состояние OFF (выключен) определяется величиной тока IOFF, а состояние ON
(включен) – величиной тока ION, численное значение которого можно определить
из системы уравнений:
см. уравнение в книге (2.6)
см. уравнение в книге (2.7)
Численное значение тока IOFF обычно невелико по сравнению с численными
значениями подпорогового тока и токов переходов (ток затвора незначителен по
сравнению с током IOFF для приборов, изготовленных по технологии 65 нм). Так, при
значениях Vgs = 0,0 В, Vds = 1,2 В и Vbs = 0,0 В величины токов Igb, Igs, Ijbs и III равны
нулю. В этом случае справедлива следующая система уравнений:
см. уравнение в книге (2.8)
Численные значения величины подпорогового тока ISUB и токов перехода IJUNC
рассчитываются из выражений:
см. уравнение в книге (2.9)
см. уравнение в книге (2.10)
Обычно в схемотехнических расчетах предполагается, что при Vgs = 0 В числен-
ное значение тока IGIDL невелико. Необходимое для расчета выражение величины
тока затвора можно записать в следующем виде:
см. уравнение в книге (2.11)
Тогда численное значение величины тока GIDL может определяться как:
см. уравнение в книге (2.12)
где величины тока перехода Ijbd и тока затвора Igd предполагаются незначительными
по сравнению с током IGIDL.
2.4.3. Физические причины возникновения токов утечки в субмикронных
кремниевых транзисторах
Классический МОП-транзистор, изготовленный по стандартной технологии, от-
личной от технологии глубокого субмикрона, имеет конструкцию, представленную
на рис. 2.19.
Разработчики современных КМОП-микросхем, хорошо знакомые с надежной
и опробованной конструкцией МОП-транзистора, при разработке новых проектов
ИМС с повышенной функциональной сложностью стараются использовать свой
предыдущий опыт, переходя на субмикронные проектные нормы. При этом они
используют следующие апробированные ими в своей практической деятельности
конструктивно-технологические решения:
– снижение толщины подзатворного диэлектрика, которое, с одной стороны,
приводит к положительному эффекту возрастания тока включения ION, но,
с другой, приводит к возникновению туннельного тока затвора в силу из-
ложенных нами ранее причин физического характера;
– применение слаболегированной области стока (LDD), которое снижает ток
инжекции горячих носителей;
– введение конструктивных изменений МОП-транзистора – создание ореола
(HALO) в области стока и истока, что уменьшает нежелательный, но харак-
терный для субмикрона короткоканальный эффект;
– специальным образом реализованное вертикальное распределение примеси,
которое, с одной стороны, уменьшает коротко-канальный эффект, повышает
напряжение прокола, позволяет получить заданное значение порогового
напряжения VTH, однако при высоком уровне легирования приводит к воз-
никновению нежелательных токов утечки IGIDL и IBTBT.
В последние годы ведущие компании – производители субмикронных ИМС
перешли на использование целого ряда новых конструкций МОП-транзисторов, в
которых для создания области подзатворного диэлектрика используется окисел с вы-
сокой диэлектрической проницаемостью – т.н. «high-k»-диэлектрик, как правило на
основе гафния (Hf). Структура такого прибора изображена на рис. 2.20.
Эта технология позволяет устранить основные вышеперечисленные недостатки
традиционной конструкции за счет следующих решений:
– применение «high-k» диэлектрика дает возможность увеличить ток включения
ION без возникновения туннельного тока затвора;
– специальным образом рассчитанные и реализованные распределения при-
месей в различных областях прибора позволяют значительно снизить токи
утечки IGIDL и IBTBT, а также практически исключить обратный ток p-n-перехо-
да IJUNC.
– использование новых, ранее неизвестных высокотехнологичных материалов
и технологических методов их осаждения позволяет существенно уменьшить
вероятность пробоя.
Таким образом, из всех видов токов утечки, при создании новых субмикронных
приборов, разработчику следует учитывать только подпороговый ток ISUB, что задачу
проектирования упрощает, не требует использования новых пакетов САПР и более
глубокого понимания физической сущности процессов, происходящих в МОП-
транзисторе с уменьшенными линейными размерами элементов и уменьшенными
объемами активных областей полупроводниковой структуры транзистора.